［ＨＤＬ（ハードウェア記述言語）］
5E 24番 陣聡史
［序 論］
ＨＤＬとは、CPUなどのディジタル回路の動作や構造をプログラム形式によって記述し、設計できるというものである。さらにＨＤＬによって記述されたプログラムを論理合成することにより、回路の自動設計が行え、設計期間の短縮を図ることができる。
ここでは、まず１章でディジタル回路の設計の流れを追い、つぎに２章においてＨＤＬの中でも代表的な言語であるＶＨＤＬを中心にＨＤＬの説明を行う。そして、３章でＨＤＬによる設計手法について述べ、第４章ではＨＤＬに関連した特許について述べる。
［第１章］ディジタル回路の設計手順
ＨＤＬについての説明を行う前に、ディジタル回路の設計手順の全体の流れを述べて、ＨＤＬ記述が設計期間短縮にどのような役割を果たすかを説明する。
ディジタル回路の設計工程の全体像は図１に示すように、いくつかの段階に分けられ、それぞれの設計段階にはハードウェアの表現が存在する。
（１）仕様設計
最上流の仕様設計は、「ソフトウェアインターフェイス設計」、「外部インターフェイス設計」、「アーキテクチャ設計」からなる。ソフトウェアインターフェイス設計とは、ソフトウェアから見たハードウェアの機能や動作を決定することである。たとえば、ＣＰＵの設計ではソフトウェアから見たＣＰＵの仕様、すなわちインストラクション（命令）セットやレジスタセット、さらにアドレッシングモードを決定することである。次に外部インターフェイス設計とは、自分を取り巻く周辺のＬＳＩとの通信のためのインターフェイスを定義することである。たとえば、ＣＰＵの外部インターフェイスの場合なら、データやアドレス、更に制御信号を定義し信号のやり取りの順番やタイミングを定義することである。３番目のアーキテクチャ設計は、LSI内部の機能ブロック(モジュール)の構成と機構を決定することである。具体的には、性能（１クロックあたりの処理量）とハードウェアのリソースとのトレードオフを決定することになる。CPUの設計なら、パイプラインの段数やパイプラインステージの決定、さらに、命令間のレジスタ読み書き順番制御機構の設計や割り込み例外制御機構の設計、キャッシュサイズの検討などとなる。これら各種の設計のハードウェア表現は仕様書である。
（２）ＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）設計
ＲＴＬ設計では、仕様設計から出力された仕様書を元に、まずLSI内部を機能ブロックに分割するが、ブロックがレジスタと組合わせ回路とで構成されるところまでブロック分割を繰り返す。ついで、そのようにして得られたブロックの中のレジスタとレジスタ間の組合わせを決定しクロックごとの回路の動作を決定する。このときの表現をＲＴＬ記述といい、抽象度のレベルをＲＴＬという。ＲＴＬ設計は機能設計とも言う。ＲＴＬ記述はＶＨＤＬなどのＨＤＬを用いて行われる。この段階で記述することにより大幅な設計期間短縮が図られる。
（３）ゲートレベル設計
ゲートレベル設計とはＲＴＬ設計から出力されたＲＴＬ記述を入力として論理回路図を得ることである。即ち、ＲＴＬ記述を構成する組合わせ回路やレジスタを、ANDやOR、あるいはフリップフロップなどのセルを用いて構成する工程である。この時の表現を論理回路図あるいはゲートレベル記述という。なお、ゲートレベル設計は論理設計とも呼ばれ、抽象度のレベルはゲートレベルと呼ばれる。
従来のゲートレベル設計では、ゲート(セル)を用いて回路を構築していくボトムアップ的設計手法が取られていたが、現在では、ＨＤＬを用いてＲＴＬ記述が行われ、自動的にゲートレベルに展開することが可能になっている。このような現在の設計手法はトップダウン設計と呼ばれる。これにより、設計効率は大幅に向上した。
（４）回路設計
回路設計で使用するセルは、当然ながらトランジスタで構成される。回路設計ではトランジスタの電気的特性を考慮して、セルの論理的な機能を実現するように接続関係と幾何学的な配置と配線を決定する。それに基づきセルのレイアウト図も作成される。フルカスタムでLSIを作るときは、論理設計と並行して回路設計が行われる。
（５）レイアウト設計とデザインルールチェック
セルをチップ上に配置し、セル間の配線経路を決定する工程である。この時セルの形状・寸法とコンタクト位置などの情報を持ったライブラリのデータを使って配置・配線が行われる。このときの表現をレイアウト図という。
デザインルールチェックは、配置・配線が設計規則に違反していないか調べる工程である。
［第２章］ＨＤＬについて
ＨＤＬの概要について述べる。
＜第１節＞ＶＨＤＬの歴史
従来、マイクロプロセッサなどのディジタル回路の設計は、人間の手作業によって行われてきたが、半導体集積化技術の飛躍的な向上に伴って、回路の規模は増大の一途をたどっており、人間の手作業による回路図作成は既に限界となってきている。このため近年、ハードウェア記述言語(ＨＤＬ :
Hardware description language)を用いたプログラミング形式のディジタル回路設計が行われるようになっている。ＨＤＬは４０年近くの長い歴史を持っており、設計者間のコミュニケーションの正確化、設計期間の短縮、シミュレーション作業の軽減などを目的として開発された。ＨＤＬによるハードウェアの設計手法は、すでにASIC(特定用途向け集積回路)などの大規模集積回路の設計でさかんに利用されている。ＨＤＬによる設計はASICに限らず、FPGAやPLDなどを使用した比較的小規模な設計にもさまざまなメリットをもたらしている。
ＨＤＬの中でも特に高い記述能力を持つＶＨＤＬ(Very High
speed Integrated Circuit ＨＤＬ ： VHSIC ＨＤＬ) は、１９７０年代に開始した米国防省のVHSICプロジェクトで開発されたＨＤＬであり、１９８７年にIEEE
std-1076として標準化された。ＶＨＤＬは回路を階層的にとらえ、最下層の回路を動作的に記述し、それより上位の回路を構造的に記述するといったように、ハードウェアを構造と動作の両方で記述することができる。
＜第２節＞ＨＤＬによる回路設計の記述レベル
設計の記述レベルには、大きく分けてスイッチ・レベル、論理レベル（ゲートレベル）、ＲＴＬ（レジスタトランスファレベル）、ビヘイビア・レベル、アーキテクチャ・レベルの５つのレベルがある。それぞれ、第１章で述べた回路設計、ゲートレベル設計、ＲＴＬ設計、仕様設計に対応する。
現在、実用化されている合成可能な記述レベルは、主に論理レベルとＲＴＬであるが、ビヘイビア・レベルからも合成可能なビヘイビア合成可能なビヘイビア合成ツールが実用化され始めている。記述レベルが上位になるに従い、設計の抽象度レベルは高くなり、詳細な回路機能を記述する必要がなくなる。ここでは論理合成可能な論理レベル、ＲＴＬレベル、ビヘイビアレベルについて述べる。
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各種レベル |
抽象度 |
論理合成 |
意味 |
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アーキテクチャ |
高い ↑ ↓ 低い |
× |
パイプラインやキャッシュなど システム内の機能を表現したレベル |
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ビヘイビア |
△ |
回路の動作、振る舞いを表現したレベル。 クロックの概念なし。 |
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ＲＴＬ |
○ |
レジスタ間の動作を表現したレベル。 クロックの概念あり。 |
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ゲート |
○ |
ＦＦやゲート回路で表現したレベル。 （従来の回路図入力） |
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スイッチ |
× |
Ｐ-ＭＯＳ、Ｎ-ＭＯＳ、Ｂｉｐｏｌａｒ などのトランジスタ・レベル。 |
[表1] ＨＤＬによる５階層の記述レベル
（１）論理レベル
論理（Ｌｏｇｉｃ）レベルは、回路表現の最下位レベルであるが、スイッチ・レベルよりは上である。このレベルの回路は、論理ブール式又は論理ゲートを接続したネットリストとして表現される。論理レベルではＲＴＬ記述から導かれた論理構造を保持するとともに、詳細なブール式構造や論理的な実現を表している。
（２）ＲＴＬ
ＲＴＬは、論理レベルより一段上のレベルである。ＲＴＬではＨＤＬを用いて順序素子であるレジスタを明確に定義し、さらにレジスタ間に存在するマルチプレクサ、デコーダ演算器などの組合わせ回路を明確に記述する。
（３）ビヘイビア・レベル
ビヘイビア（behavior）レベルは、ＲＴＬよりさらに上位レベルの記述である。ビヘイビア・レベルは、アルゴリズムに基づいた記述であり、ＲＴＬとは異なり、レジスタやマルチプレクサ、状態マシンなどのアーキテクチャを明確に定義する必要がない。
［第３章］ＨＤＬを用いたトップダウン設計
トップダウン設計手法は、まずディジタル回路全体の動作や機能を決定し、徐々に回路化していく方法である。
ＨＤＬを用いたトップダウン設計の特徴としては
・設計者は細部に精力を注ぐことなく、規模の大きい設計に対応でき、大規模回路を短期間で設計できる。
・ＲＴＬレベルの段階でシミュレーションが行えるので、設計の早い段階で高い品質を確保できる。
＜第１節＞ＲＴＬ設計（ＲＴＬ回路）
ＲＴＬ設計とは簡単に言うとＲＴＬ回路を設計することである。ここでＲＴＬ回路とは図２に示すようにデータパス部と制御部からなる回路である。データパス部は演算を行う回路であり、制御部はデータパス部のデータの流れを制御する回路である。
ＲＴＬ回路をもう少し細かく分割すると、データパス部も制御回路も組合わせ回路とレジスタから構成される。つまり、ＲＴＬ回路は組合わせ回路とレジスタから構成されることになる。したがって、ＲＴＬ設計とはレジスタとレジスタの間の組合わせ回路の動作を決定し、クロックごとの回路の動作を決定することである。データパス部は組合わせ回路と順序回路から構成されるが、それらは表２に示すような繰り返し使われる”部品”構成される。一方、制御部はステートマシンで設計する。したがってＲＴＬ設計とは回路をデータパス部と制御部に分割し、データパス部をＲＴＬ部品の接続で表現し、制御部をステートマシンで設計することであるといえる。
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組合わせ回路部品 |
順序回路部品 |
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デコーダ、エンコーダ、マルチプレクサ コンパレータ、加算器、乗算器、シフタ ＡＬＵ、パリティジェネレータ |
レジスタ、カウンタシフトレジスタ ＦＩＦＯ、レジスタファイル |
[表２]ＲＴＬ回路を構成する部品の例
そこで、ＲＴＬ設計とはブロック分割を繰り返し、回路をＲＴＬ部品とその接続によって表現できるまでブレークダウンすることであるといえる。そのようにして得られた回路は図２に示すようにデータパス部と制御部をＲＴＬ部品とその接続で表現し設計することになる。
＜第２節＞ＨＤＬによるＲＴＬ設計
ＬＳＩをＨＤＬ設計により実現するには、まずチップの実現方式（ＦＰＧＡ、スタンダードセルなど）を検討し、次いでブロック分割を適切に行い、最後にＲＴＬ回路をＨＤＬで記述することになる。ブロック分割以降の設計手順を整理すると、
（１）上位ブロック分割
（２）データパス部と制御部の分割
（３）データパス部と制御部の設計
となる。
（１）上位ブロック分割
ブロック分割の基本は、まとまった機能を一つのブロックとして割り出すことである。その際、ブロック分割ブロック間のインターフェイスをできるだけ簡単にすることが望ましい。ブロック分割を行うと当然ながらブロック間インターフェイスとタイミングの設計を行うことになる。ブロック間インターフェイスの設計では、ブロック間通信の信号の種類のやり取りの手順（プロトコル）を決める。この様なブロック分割とインターフェイス設計の例を図３に示す。なお、ブロックに含まれる機能がまとまったものでないとブロック間の通信量が増大する。そのような場合にはブロック分割を見直したほうが良い。
ブロック分割では、物理的なレイアウト視野に入れておくべきである。実際、チップ上にブロックを並べたときになるべく配線がクロスしないようにブロック分割を行うことが望ましい。たとえば、１つの制御回路でデータパス全体を制御するのではなく、データパスごとに制御回路を分割し、配線がクロスしないようにすることが望ましい。
（２）データパス部と制御部の分割
上位ブロック分割が済んだら、データパス部と制御部に分けてさらにブロック分割を進める。データパス部がＲＴＬ部品の接続を表現できるようになるまでブロック分割を繰り返す。ＨＤＬ設計をする場合には、特に論理合成を意識したブロック分割が必要である。それは次の２点である。
＊同期回路と非同期回路の分離
論理合成は同期と非同期の両方の回路を合成できるが、非同期回路についてはタイミング制約を満たすことを保証できない。これに対処するには非同期回路を分離し、そのタイミング設計は人手で行う。そのような例を図４に示す。ここでもし必要なら、クロック２で動作する後段のブロックの手前に、前段のブロックからの信号をクロック２に同期させる回路を追加する。
＊クリティカルパスを一つのブロックに収める
クリティカルパスが複数のブロックにまたがっていると、論理合成がクリティカルパスを最適化できない。クリティカルパスとは、信号の伝播にもっとも時間のかかるパス（経路）のことであり、回路の動作を規制するパスのことである。この問題に対処するため、クリティカルパスは一つのブロックに収まるように分割する。そのような例を図５に示す。
（３）データパス部と制御部の設計
次はＲＴＬ設計の最下層の設計である。データパスとはデータの演算を行う回路であり、制御回路はデータパスの流れを制御するための信号を発生させる回路であることは先に述べた。以下にこれらの回路の設計について説明する。
＊データパス部の設計
データパスは加算器、乗算器、ＡＬＵといった演算器さらにデコーダ、エンコード、マルチプレクサといったＲＴＬ部品によって構成する。例えばＣＰＵのデータパスならば仕様設計で定義されたインストラクションセットを実現できるようにＲＴＬ部品を接続してデータパスを構成する。設計の具体例を図６に示す。
＊制御部の設計
データパスに所望の機能を発揮させるには、適切なタイミングで制御信号を与える必要がある。例えば、図６のマルチプレクサを制御するにはSEL_MEM、SEL_ALUという制御信号をタイミングよく与えなければならない。制御回路の構成の仕方はいろいろあるが、ＨＤＬ設計の場合にはステートマシンにより制御回路を簡単に構成できる。制御回路をステートマシンで構成するには、制御回路の動作を状態遷移図で記述する必要がある。マルチプレクサを制御するための状態遷移図を図７に示す。この状態遷移図に対応した制御回路のブロック図を図８に示す。
［第４章］ＨＤＬ関連の特許
今まで、述べてきた技術を基に、その技術に関連したそれぞれの特許を分野別に分類し、年代の古い順に表にし、概略を示す。
上記条件で検索した結果、主に次の３つに関する技術に分類できた。
（１） シミュレーション
（２） 論理合成
（３） 設計支援
（１） シミュレーションに関する特許（２２件）
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概 要 |
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［特開平05-197777］
遅延シミュレーション方式
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本発明に係る遅延シミュレーション方式によれば、フロアプランに基づくマクロ間の配線の遅延時間を用いて遅延シミュレーションを行っているため遅延時間の精度が高い。 |
［特開平05-225277］
設計支援装置
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論理部品モデルごとに予め第１もしくは第２どちらのシミュレーションモデルでシミュレーションするかを表わす変換フラグを持たせ、上記論理部品モデル間の接続構造を規定することによって、論理装置の構造を入力し、上記変換フラグに基づいて、シミュレーションモデルを決定しシミュレーションを行う設計支援装置。 |
［特開平05-307586］
機能シミュレーションシステム
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本発明の機能シミュレーションシステムによれば、従来のソフトウェアによる機能シミュレータと比べ高速にシミュレーションを行うことができる。また、小型で汎用のコンピュータを利用するためサイズ的、価格的、性能的にも個人ユーザレベルで使用する機能シミュレータとして好適なシステムを実現できる。 |
［特開平05-334386
］
論理シミュレータおよび論理シミュレーション方法
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入出力関係を有して接続された複数の信号を簡単な入力操作で一意に信号値追跡指定することのでき、また、ある信号の値が回路設計者の期待値と不一致になったとき、その原因となる信号を効率良く見付け出すことのできる論理シミュレータおよび論理シミュレーション方法。 |
［特開平06-348776］
論理シミュレーション装置
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シミュレーション速度がより高速な論理シミュレーション装置。 |
［特開平07-036852］
シミュレーションシステム
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複数モデルのシミュレーションを同時実行可能にし、シミュレーション実行過程における複数モデルの詳細な動作の観察および比較を可能にするシミュレーションシステム。また、複数モデルのシミュレーションを同時実行可能にした場合のシミュレーション時間短縮とモデル機能記述量削減を可能にするシミュレーションシステム。 |
［特開平07-182398］
ハードウエア機能設計支援装置
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状態遷移図で表した動作をハードウエア記述言語の形式で出力し、機能シミュレータで動作検証することから、機能レベルの検証を再度行う必要がなくなる。又、表示手段に状態遷移図を表示させて、シミュレーション中、内部状態が遷移する度に、現在の内部状態を他と異なる表示を行うことで、内部状態が遷移する様子を状態遷移図にて視覚的に確認しながら動作検証をすることができる。 |
［特開平07-192034］
インタプリタ型シミュレーション方法
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言語解析によってオブジェクト構造が決定できないハードウェア記述言語を中間コードに変換し、中間言語インタプリタによってオブジェクトを実行する方法。 |
［特開平07-200665］
論理回路のシミュレーション装置及び論理回路の機能記述言語のコンパイル方法
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演算結果を予め格納したテーブルの数ならびにサイズを縮小化し、また、真理値表格納領域を縮小化して、比較的規模の大きな複雑な回路構成要素に対しても真理値表を用いた論理シミュレーションを可能とする論理回路のシミュレーション装置。さらに、必要のない再コンパイルを省略して、コンパイル時間の短縮化を達成し得る論理回路の機能記述言語のコンパイル方法。 |
［特開平07-282093］
論理シミュレーション支援システム
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プリント回路基板またはＡＳＩＣ（これらを総称してＣＰＵ搭載回路とする）を実際に作る前に、仮想的なＣＰＵ搭載回路と仮想的なＩＣＥを作り、仮想的なＣＰＵ搭載回路に対して仮想的なＩＣＥを用いて検証を行うことにより、ＣＰＵが高速化されてもプロービングが追従でき、回路が高集積化されてもプロービングが物理的な制限を受けることなく、しかもＣＰＵ搭載回路の変更にも容易に対応できる論理シミュレーション支援システムを実現する。 |
［特開平08-077235］
集積回路設計支援装置
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入出力信号名が変わってもテストパターンを変更する必要がなく、ライブラリから遅延時間情報を読み込む必要もなく、設計量、検証時間の削減を実現できる集積回路設計支援装置。 |
［特開平08-335228］
テストパターン生成方法及び論理シミュレーション方法
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Ｃ類似言語を用いてテストパターン生成の為の信号発生手順を記述し、コンパイラによってＣ言語に変換し、Ｃ言語による信号発生手順を実行することにより論理シミュレーションに使用するテストパターンを生成するものであり、Ｃ類似言語は、信号発生手順の記述が容易であるから、長大なテストパターンの生成も容易となる利点がある。又、Ｃ言語に変換した信号発生手順と、ＨＤＬにより記述した各種の論理回路とをインタフェースプログラムを介して結合することにより、シミュレーションモデルに信号発生手順が組み込まれた状態で論理シミュレーションを実行することができる。従って、論理シミュレーションを容易且つ高速で実行できる利点がある。 |
［特開平09-198411］
シミュレーション装置
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ｖｅｒｉｌｏｇ−ＨＤＬ等のハードウェア記述言語の文法に熟知していない者であっても、当該言語で記述されたハードウェア記述情報に基づくシミュレーションを容易に実行することができるシミュレーション装置。 |
［特開平10-027185］
論理シミュレーション装置
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組み合わせ論理だけからなる論理回路、組み合わせ論理と記憶素子との組み合わせからなる論理回路、特に、クロック同期式回路の論理シミュレーションを高速に行うことを可能とし、論理回路の設計検証期間を短縮することのできる論理シミュレーション装置。 |
［特開平10-091656］
遅延シミュレーション方式
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システムレベルのようなハードウェア記述に適用することのできるばかりでなく、最大遅延・最小遅延の設定を行うことができる。つまり、ハードウェア記述言語によるシステムモデル構築の際、ハードウェア記述言語内に直接遅延値を設定することなくシステムモデルを構築することができ、シミュレーション実行時に遅延の設定箇所及び遅延値を自由に設定できる。 |
［特開平10-187780］
論理シミュレーションシステムおよび論理シミュレーション方法
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ハードウェア記述言語で記述されたソース記述をコンパイルする過程で解析情報を収集するためのシミュレーション解析ルーチンを高級言語プログラム中や機械語プログラム中に挿入するため、メモリ消費を低減させるとともに、シミュレーション実行速度を高速にする。また、プローブ信号を使用しないため、信号値のトレース結果の確認を格段に容易とすることができる。さらに、ソース記述に対して追加変更を行わないため、ソース記述と活性化率計測用の記述との２種類を使い分ける必要をなくすことが可能となる。 |
［特開平10-260997］
論理シミュレーション・システム
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コンパイル方式のＨＤＬシミュレーション・システムにおいて、特にエラボレーション用プログラムを生成する過程において、ＨＤＬ記述量が増大化した場合でも、コンパイルの処理時間及びオブジェクトコードの生成処理時間の増大化を抑制することができる。従って、大規模なＨＤＬ記述に対しても妥当な処理時間によるシミュレーションを実現することができる。 |
［特開平11-110429］
イベント発生装置、ハードウェアシミュレーション装置およびその方法
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イベントの発生を伴うようなシミュレーションを実行するための命令のコードがオブジェクトプログラム中に現れることを回避でき、論理検証を正確に行うことができる。また、イベントを、当該イベントが同期すべき命令と確実に同期させて発生させることができる。 |
［特開平11-213030］
ハードウェア論理シミュレーション装置
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シミュレーション対象であるハードウェア記述言語のうち、検査対象部分だけを、タイミングシミュレーションを精密に行うシミュレータでシミュレーションし、それ以外の部分を高速なシミュレータでシミュレーションするため、シミュレーション速度を向上する。また、シミュレーション対象ハードウェア記述の、非検査対象部分のうち機能ブロックに分割可能な部分については、ブロックレベルシミュレーション手段でシミュレーションすることによって、全体のシミュレーション速度をさらに向上させることを可能とする。 |
［特開平11-224271］
シミュレーション装置
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順序処理記述をできる限り同時処理記述に変換して、ＨＤＬで記述された回路の動作を並列処理によりシミュレートする際の処理の高速化をはかった、シミュレーション装置。 |
［特開2000-259445］
ソフトウェア／ハードウェア協調シミュレーション方法
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ＣＰＵを内部に持つＬＳＩのシミュレーションを行う際、ソフトウェアの実行環境をハードウェアに近い部分はＩＳＳを用い、ＣＰＵ上で走るアプリケーションはホストマシンネイティブな環境を用いることによって、高速なシミュレーションを行うことができる。また、ハードウェアとのインタフェース部はＩＳＳを用いているため、ソフトウェアすべてをホストマシンネイティブな環境で実行するのに比べて、ハードウェアに依存する事象も忠実にシミュレートすることができる。 |
［特開2001-101254］
故障シミュレーション装置及び方法並びに故障シミュレーションプログラムを記録した記憶媒体
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ＲＴＬのネットリストを遅延要素を含まずそのまま使用して、故障シミュレーションを行うことができ、短時間で故障検出を行うことができるとともに、故障結果の解析が容易であり、従って、テストパタンの改良，改善を短時間に容易に行うことが可能になる。 |
＜考察＞
近年、ＬＳＩなどの集積回路の設計・製造は、機能レベル又はレジスタトランスファレベル（ＲＴＬ）のハードウェア記述言語にて集積回路の論理記述がなされ、ハードウェア記述言語の記述に基づき、エンジニアリングワークステーション等の情報処理装置又は専用装置で論理シミュレーションが行われ、論理回路動作のシミュレーション・検証が行われている。
このようなＨＤＬによる仕様記述を設計検証するためのシステムは、論理シミュレーションシステムまたは論理シミュレータ（ＨＤＬシミュレータ）と呼ばれている。
ここで述べたシミュレーションに関する特許では、クロックに同期させた論理回路の性能に重要な影響を及ぼす遅延時間に関してのシミュレートを行うための方法に関連する特許と、シミュレーションの高速・短縮化、かつ容易に行うための方法に関する特許が主となっていた。他には、設計した回路になんらかの問題がある場合、その原因となる信号を効率良く見つけ出すための特許や、シミュレーションモデルに関する特許などもあった。
（２） 論理合成（コンパイル）に関する特許（２０件）
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発明の名称 |
概 要 |
［特開平06-083896］
設計支援装置
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クリティカルパスの中で伝搬回数の多いパスを優先して最適化を行うことが可能になり、論理合成ないし高位合成を効率よく実行できると共に、生成される論理回路の質も向上させることができる。 |
［特開平07-175837］
論理合成ノウハウマッピング方式
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ＶＨＤＬ記述スタイルに関するノウハウの修得と蓄積とを不要化し、論理合成後生産される回路の高品質を確保し、かつ論理合成の生産性を著しく改善しうる論理合成ノウハウマッピング方式。 |
［特開平07-200665］
論理回路のシミュレーション装置及び論理回路の機能記述言語のコンパイル方法
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演算結果を予め格納したテーブルの数ならびにサイズを縮小化し、また、真理値表格納領域を縮小化して、比較的規模の大きな複雑な回路構成要素に対しても真理値表を用いた論理シミュレーションを可能とする論理回路のシミュレーション装置。さらに、必要のない再コンパイルを省略して、コンパイル時間の短縮化を達成し得る論理回路の機能記述言語のコンパイル方法。 |
［特開平07-282102］
論理合成システム
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論理合成システムにおいて、ハードウェア記述言語によって記述された論理回路を他の表現形式に変換する際に外部から表現形式を指定可能となし、かつ、指定された表現形式で記述される論理回路を出力できる技術。 |
［特開平09-212545］
論理合成システム
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変換作業時の誤りの発生を防止し、短時間で高品質の論理回路の合成を行うことが可能な論理合成システム。また、状態遷移図によりタイミングチャートが正しく解釈されていることが確認可能な論理合成システム。さらに、タイミングチャートをハードウェア記述言語の形で修正することが可能な論理合成システム。 |
［特開平10-021291］
類似部分回路抽出を用いた論理合成方法及び論理合成装置
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論理合成において大規模回路中から共通類似部分回路を抽出して最適化処理時間を短縮すると共に、最適化性能を劣化させないようにした、論理合成装置及び方法。 |
［特開平10-091653］
論理合成システム、論理合成回路および論理合成方法
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論理合成処理の前に事前に用意した論理回路ルールベースを読み込み論理合成対象回路から除外することを正確に行うことができるため、誤って論理合成処理をしてしまう問題をなくし、再度論理合成処理を行うという後戻りを軽減することができるなどの効果を奏することができる。 |
［特開平10-097563］
論理合成装置及び論理合成方法
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予備回路のネットを設計者の意図しない正規回路の論理と接続させることなく論理回路の論理合成を実行する論理合成装置及び論理合成方法。又、論理合成を実行する際にハードウェア記述ファイルにおける予備回路部分のゲート間のネットを全て自動的に抽出する論理合成装置及び論理合成方法。 |
［特開平10-222550］
論理合成方法及び装置並びに論理合成プログラムを記録した記録媒体
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予め与えられた動作仕様とそれに基づいて合成された論理回路の対応関係を容易に認識することができる。従って、回路シミュレータ等の解析ツールで検証した結果、動作仕様を満足するものでなかった場合に、その原因の判断を容易に行うことができ、それにより、効率的に最適化しながら設計を進めることができる。 |
［特開平10-269271］
論理合成自動変換装置
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ＨＤＬの記述の変更に伴う回路の修正を再度論理合成することなく行うことができ、設計時間を短時間化できる論理合成自動変換装置。 |
［特開平10-340289］
論理合成方法及び装置
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再論理合成等、論理合成を繰り返した場合にも、機能検証可能な同期式リセット回路を、確実に論理合成できる方法及び装置。又、同期式リセット回路に関するゲートの自動抽出を行い、再合成時に論理合成用制約を自動付加する方法及び装置。 |
［特開平11-007458］
論理合成方法
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ハードウェアブロックの機能表現に不慣れな設計者でも、容易にハードウェアブロックの機能表現を得ることができる、論理合成方法。又、論理式が最適化されたハードウェアブロックの機能表現を得ることができる、論理合成方法。さらに、回路規模の小さいハードウェアブロックの機能表現を得ることができる、論理合成方法。 |
［特開平11-066120］
論理合成支援装置、及び、論理合成支援プログラムを記録したコンピュータ読み取り可能な記録媒体
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論理回路の階層構造をツリー表示することでその階層構造の理解の容易化を図ると共に、選択手段により選択されたモジュールについてダイアログボックス形式の制約条件の設定画面ウィンドウを表示することで、制約条件のデータ入力の容易化を図る。これにより、論理合成の初心者でも容易にコンパイル操作を行うことができるようになる。 |
［特開平11-345253］
論理合成装置、論理合成方法および論理合成プログラムを記録した媒体
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論理合成に要する時間を大幅に削減することが可能な論理合成装置・方法。さらに、論理合成に要する時間を大幅に削減することが可能な論理合成プログラムを記録した媒体。 |
［特開平11-353334］
論理合成システム
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新規にハードウェア記述言語で記述されたものから、合成ネットリストを作成し、そのネットリストと過去に設計した既存資産ネットリストの間の論理比較を行って、新規作成情報の修正が必要か否かを判断し、修正が必要と判断した時に新規作成情報の修正を行うことによって、ＨＤＬの作成工数及び論理合成の繰返し工数を削減することができる。 |
［特開2000-011010］
回路修正に伴う論理合成方法
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修正前の回路ネットから使用しているセルの種類などを用いて修正したＨＤＬソースファイルの論理合成を行うようにしたので、配線修正のためのネットリストの作成ができ、したがって、修正したＨＤＬソースファイルと修正前の回路図ネットとの対応がとれるとともに、回路図ネットを直接修正するより、ミスが少なく、作業時間が短くなる。 |
［特開2000-187676］
論理合成装置および論理合成プログラムを記録したコンピュータ読み取り可能な記録媒体
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トライステートバスに関係する信号の相互タイミングを最適化させることができ、トライステートバスを好適に生成させることができる論理合成装置および論理合成プログラムを記録したコンピュータ読み取り可能な記録媒体を得る。 |
［特開2000-222452］
論理合成最適化方法及びその装置
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回路機能の検証結果不活性となった論理パスをフォールスパスと見なすことができる点に着目し、その設定に当たり人手介入を極力排除し、判断ミスを生じることなく設定し、さらに、記述に冗長性を含む場合の対策を講じた論理合成最適化方法及びその装置を作成することにより、ＬＳＩの性能向上とチップサイズの縮小を図り、開発コストを大幅に低減する。 |
［特開2000-276499］
論理合成システムならびに同システムにおける遅延最適化方法
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ディスプレイ上の回路図から、ＨＤＬから自動合成した回路について、その経路中の共有化されている部分回路をＬＳＩ設計者が多重化指定し、多重化した一部経路のみを遅延最適化できる。また、ある特定の経路または部分回路を示す情報をデータ構造としてテーブルに格納し、優先的に特定の経路の遅延最適化を行うことができる。更に、遅延最適化したい特定の経路を指定することで、遅延最適化処理のターンアラウンドタイムの短縮ができ、大規模回路になればなるほど効果が顕著に現れる。 |
［特開2001-243264］
論理合成方法
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出力Ｚ属性論理素子の次段に接続される論理素子が非入力Ｚ属性論理素子でも問題がない場合には、これを含めて最適な論理回路を合成する論理合成方法。 |
＜考察＞
ここ数年、ＨＤＬによるトップダウン設計が普及し、これに関する様々な論理合成ツールが提案されている。これにより、小規模から大規模に至るまでの様々なタイプのゲート回路が人手を介することなく簡単に生成できる。また、設計者が面積や速度等の制約を与えることにより、開発製品の仕様に整合した回路に生成し直すこともできる。
ここでの論理合成に関する特許では、最適な論理回路を合成し、性能を向上させるための論理合成に関する特許や、開発期間・コストを低減させるための論理合成方法に関する特許が主となっていた。また、回路修正や再論理合成時に関する特許、ハイインピーダンスの信号やトライステートバスに関する特許なども見られた。又、このデータだけを見ると、（１）シミュレーションに関する特許、（３）設計支援に関する特許に比べ、比較的最近、特許出願の件数が多くなっていることが分かる。
（３）設計支援に関する特許（１８件）
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発明の名称 |
概 要 |
［特開平05-046372］
機能設計支援装置
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それぞれの文が持つ機能が正しく表現でき、並列動作が記述可能なハードウェア記述言語から機能図を生成できる。 |
［特開平05-089199］
ハードウェアの設計支援システム
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手設計に回したいブロックを抜き出し、残りは自動生成処理システムにそのまま使用してハードウェアの自動生成をさせることができ、動作仕様記述，検証にかかる工数を削減して使い勝手や設計能率の向上を図ることができるようになるハードウェアの設計支援システム。 |
［特開平05-128203］
設計支援装置
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論理部品ごとに予め論理の最適化処理の対象とするか否かを示す展開フラグを持たせ、論理部品間の接続構造を規定することにより、論理装置の構造を入力し、展開フラグに基づいて論理の最適化処理を効率的に行う設計支援装置。 |
［特開平05-159011］
設計支援装置
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論理装置の開発において、集積回路によってハードウェア化する所としない所の論理回路の設計データを入力し、設計データに基づいて論理装置のシミュレーションを行い、自動的に論理回路の設計データを抽出し、集積回路を構成するプリミティブな論理素子群の接続情報を生成し、この論理素子群の接続情報から集積回路を製造する設計支援装置。 |
［特開平05-159012］
設計支援装置
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〃 〃 〃 |
［特開平05-242191］
論理回路設計支援装置
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ＲＴＬ記述のエラーをシミュレーションではなく解析的に検証することにより、早期に回路の誤りを見つけ、設計期間の短縮および設計品質の向上を図ることができる論理回路設計支援装置。 |
［特開平06-259498］
ハードウェア設計支援システム
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設計者のハードウェア記述言語による入力の負担を軽減することができ、設計能率の向上を図ることができるハードウェア設計支援システム。 |
［特開平06-309405］
デジタル回路設計支援システムおよびその方法
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特に大規模、高品質なデジタル回路の論理検証、実装設計に要する時間、デジタル回路のメモリにロードされるソフトウェアの検証に要する時間を短縮するため、デジタル回路をなすハードウェアを複数に分割し、その分割したハードウェアを個別に検証しつつ設計でき、さらにハードウェアとソフトウェアが一体となったデジタル回路をそれぞれを独立に検証しつつ設計できるデジタル回路設計支援システム。 |
［特開平08-077235］
集積回路設計支援装置
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入出力信号名が変わってもテストパターンを変更する必要がなく、ライブラリから遅延時間情報を読み込む必要もなく、設計量、検証時間の削減を実現できる集積回路設計支援装置。 |
［特開平08-147338］
ハードウェア機能設計支援装置及びハードウェア機能設計支援方法
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設計者が階層若しくはコンカレント分割して入力した各状態遷移図を、論理回路における各インスタンスモジュールであるとして抽出し、ハードウェア記述言語や論理回路情報を作成するようにしたことから、タイミング解析や論理合成を考慮しながら状態遷移図の分割設計が可能となり、ハードウエア設計の大幅な効率向上を計ることができる。 |
［特開平08-153126］
回路設計支援装置及び方法
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ハードウェア記述言語で記述したRTLの回路情報に対してリセット方式が同期か非同期かを設定することで、その設定内容に応じて上記回路情報へのリセットの記述を自動付加し、あるいはゲートレベルで記述された回路情報に対してリセット方式が同期か非同期かを設定することで、その設定内容に応じて回路情報をそれぞれに自動置換するようにしたので、回路設計における冗長作業の繰返しを削減して開発時間を短縮し、且つリセット方式による動作の保証された回路を得ることが可能な回路設計支援装置及び方法。 |
［特開平08-212247］
大規模集積回路設計支援システム
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テストパターンを必要とせずに、また少ない情報量で容易に状態遷移図中の故障を検出でき、設計ＴＡＴを短縮することができるようにした大規模集積回路設計支援システム。 |
［特開平08-221449］
回路設計支援装置及び方法
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不具合のあるゲートに対応した高位階層の回路記述ファイル中の該当部分を一目で認識することができ、回路設計をより容易に、そして設計期間をより短縮することが可能な回路設計支援装置及び方法。 |
［特開平09-106407］
設計支援装置
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論理回路設計において繰り返しの少ないトップダウンな設計を支援し、大規模、高性能なＬＳＩを短期間で設計することを可能にした設計支援装置。 |
［特開平09-153077］
デジタル回路設計支援システムおよびデジタル回路のハードウェアおよびソフトウェアの設計方法
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ＩＣエミュレータを使用して処理能力の向上を図ることにより、デジタル回路設計支援システムのシミュレーションの範囲を拡大し、ハードウェアの開発に並行してオペレーティング・システムやアプリケーション・プログラムの開発を行うことができるデジタル回路設計支援システムおよびその方法。又、回路素子が搭載された実際のプリント板をモデリングに加えてハードウェアの動作開発、検証／ソフトウェアの開発、デバッグ等を行うことができるデジタル回路設計支援システムおよびその方法。 |
［特開平09-237283］
ＬＳＩ機能設計支援装置
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回路規模（チップ面積）の縮小化や、デバッグ等の容易化、消費電力の低減、回路動作の安定化等の各種の目的に応じた質の高い論理合成が可能となるようなハードウェア記述データを状態遷移図形式の入力データから生成することができるＬＳＩ機能設計支援装置。 |
［特開平11-102385］
レイアウト設計を考慮したＬＳＩ論理設計支援システム
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論理設計の段階でレイアウト設計が行いやすいような物理マクロの作成を考慮出来るようにしたため、高性能なＬＳＩの設計を容易化できる。また、処理時間を短縮して作業工数を縮減し、且つ人手による変換エラー等の混入を回避し、生産性、及び信頼性を向上する、という効果を奏する。 |
［特開2001-318956］
レイアウト設計を考慮したＬＳＩ論理設計支援システム及びその方法
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論理設計の段階でレイアウト設計が行いやすいような物理マクロの作成を考慮することが出来るため、高性能なＬＳＩの設計が容易になることである。また、人手で作業することなく論理マクロから物理マクロに自動的に変換出来るため、人手設計に比べて処理時間が短縮出来ること、および人手による変換バグの混入を防ぐことが出来る。 |
＜考察＞
設計支援に関する特許としては、設計能率の向上・バグの回避を図るなどの設計支援を行うための特許や、状態遷移図を用いた設計支援に関する特許などが見られた。
［感 想］
私は現在、卒業研究でＨＤＬによるマイクロプロセッサ（ＣＰＵ）の設計を行っており、ＶＨＤＬ記述の方法に関してはこれまでいろいろと学んできました。今回、このレポートで、ＨＤＬ記述によって設計された回路のシミュレーションや論理合成の技術に関する特許を調べることで、それらのことについても知ることができて、良かったと思います。また、前期のレポートとは違い、自分で多少なりともやってきたことに関する技術についての特許であったので、割合、分かりやすかったように感じました。
最後になりましたが、木村先生、３年間大変お世話になりました。今まで特許について学んできたことを生かし、これからもがんばっていきたいと思います。
［資料］
本レポート作成に用いた資料を載せる。
１．特許情報
［第４章］で述べた特許の詳細について、それぞれ載せておく。
［特開平05-046372］ 機能設計支援装置
（書誌＋要約＋請求の範囲）
(19)【発行国】日本国特許庁（ＪＰ）
(12)【公報種別】公開特許公報（Ａ）
(11)【公開番号】特開平５−４６３７２
(43)【公開日】平成５年（１９９３）２月２６日
(54)【発明の名称】機能設計支援装置
(51)【国際特許分類第５版】
G06F 9/06 430 G 8944-5B
15/60 360 A 7922-5L
【審査請求】未請求
【請求項の数】１
【全頁数】１１
(21)【出願番号】特願平３−２０２９９２
(22)【出願日】平成３年（１９９１）８月１３日
(71)【出願人】
【識別番号】０００００３０７８
【氏名又は名称】株式会社東芝
【住所又は居所】神奈川県川崎市幸区堀川町７２番地
(72)【発明者】
【氏名】小谷 浩子
【住所又は居所】神奈川県川崎市幸区小向東芝町１ 株式会社東芝総合研究所内
(72)【発明者】
【氏名】山岸 邦彦
【住所又は居所】神奈川県川崎市幸区小向東芝町１ 株式会社東芝総合研究所内
(72)【発明者】
【氏名】関根 優年
【住所又は居所】神奈川県川崎市幸区小向東芝町１ 株式会社東芝総合研究所内
(74)【代理人】
【弁理士】
【氏名又は名称】三好 秀和
（外４名）
(57)【要約】
【構成】 並列動作が記述可能な機能記述の記述名を入力する入力部１ａと、入力された記述名をもつテキストファイル１ｃ中の１文単位ごとに、各文の関連情報を抽出し、抽出された文関連情報をネットリストデータベース１ｈに格納する機能記述情報処理部１ｆと、格納された文関連情報から、文のタイプ、文中に含まれる演算とその接続情報などの文情報からなるネット構造を抽出するネット構造抽出部１ｉ−１と、抽出されたネット構造及び前記文関連情報を、１文単位ごとに１図形情報に変換する記述情報データ変換部１ｉ−２と、変換された図形情報に配置配線情報を加え、機能図を生成する機能ブロック配置配線処理部１ｉ−３と、生成された機能図を出力する出力部１ｋとから構成されている。
【効果】 それぞれの文が持つ機能が正しく表現でき、並列動作が記述可能なハードウェア記述言語から機能図を生成できる。
【特許請求の範囲】
【請求項１】 並列動作が記述可能な機能記述を入力する入力手段と、入力された機能記述中の１文単位ごとに、各文の関連情報を抽出し、抽出された文関連情報をデータベースに格納する文関連情報生成手段と、前記データベースに格納されている文関連情報から、文のタイプ、文中に含まれる演算とその接続情報などの文情報を抽出する文情報抽出手段と、抽出された文情報及び前記文関連情報を、１文単位ごとに１図形情報に変換するデータ変換手段と、変換された図形情報に配置配線情報を加え、機能図を生成する配置配線処理手段と、生成された機能図を出力する出力手段とを備えたことを特徴とする機能設計支援装置。
［代表図］
［特開平05-089199］ハードウェアの設計支援システム
（書誌＋要約＋請求の範囲）
(19)【発行国】日本国特許庁（ＪＰ）
(12)【公報種別】公開特許公報（Ａ）
(11)【公開番号】特開平５−８９１９９
(43)【公開日】平成５年（１９９３）４月９日
(54)【発明の名称】ハードウエアの設計支援システム
(51)【国際特許分類第５版】
G06F 15/60 360 K 7922-5L
【審査請求】未請求
【請求項の数】２
【全頁数】２２
(21)【出願番号】特願平３−２５２６２８
(22)【出願日】平成３年（１９９１）９月３０日
(71)【出願人】
【識別番号】０００００３０７８
【氏名又は名称】株式会社東芝
【住所又は居所】神奈川県川崎市幸区堀川町７２番地
(72)【発明者】
【氏名】黒澤 雄一
【住所又は居所】神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内
(74)【代理人】
【弁理士】
【氏名又は名称】鈴江 武彦
(57)【要約】
【目的】本発明はハードウェアの動作仕様を指定したファシリティのブロックとそれ以外のブロックの動作仕様に自動分割処理可能にすることを目的とする。
【構成】設計対象ハードウェアの動作仕様を記憶する記憶手段１、除外したい機能部品要素(fc)を指定する指示手段３、この指定されたfcに関係する入出力要素を求める解析手段４、この解析手段の解析結果と指示手段にて指定されたfcの情報を元に記憶手段に保持された動作仕様に対し指示手段にて指定されたfcからなるブロックの動作仕様とこれ以外のブロックの動作仕様とに分割した場合での両ブロック間での授受する必要のある全ての信号に関する情報を生成する信号情報生成手段５、記憶手段の記憶内容から指示手段にて指定されたfcを除くと共に信号情報生成手段の生成信号情報を取り込み指示手段により指定されたfcを除いた残りのfcに対するブロックの動作仕様を生成する動作仕様分割手段６とより構成する。
【特許請求の範囲】
【請求項１】 ハードウェア記述言語を使用して記述された動作仕様を処理して必要な各機能部品要素を生成させる処理システムに使用する設計支援システムであって、前記ハードウェア記述言語を使用して記述された動作仕様を前記処理システムにて生成させる第１の機能部品要素ブロックと、除外したい機能部品要素ブロックである第２の機能部品要素ブロックとに分けて再編集するための設計支援システムとして、前記第１および第２の機能部品要素ブロックとを含む設計対象ハードウェアの動作仕様を記憶する動作仕様記憶手段と、除外したい機能部品要素を指定する指示手段と、この指示手段によって指定された機能部品要素に関係する入出力要素を求める入出力源解析手段と、この入出力源解析手段による解析結果と前記指示手段によって指定された機能要素の情報を元に、前記動作仕様記憶手段に保持された動作仕様に対し、指示手段によって指定された機能部品要素からなるブロックの動作仕様と該機能部品要素を除いたブロックの動作仕様とに分割した場合での両ブロック間での授受する必要のあるすべての信号の情報を生成するインターフェース信号生成手段と、前記動作仕様記憶手段の記憶内容から前記指示手段により指定された機能部品要素を除くと共に、前記インターフェース信号生成手段の生成した信号の情報を取り込み、前記指示手段により指定された機能部品要素を除いた残りの機能部品要素に対するブロックの動作仕様を生成する動作仕様分割手段とを具備して構成することを特徴とするハードウェア設計支援システム。
【請求項２】 ハードウェア記述言語を使用して記述された動作仕様を処理して必要な各機能部品を生成させる処理システムに使用する設計支援システムであって、前記ハードウェア記述言語を使用して記述された動作仕様を前記処理システムにて生成させる第１の機能部品要素ブロックと、除外したい機能部品要素ブロックである第２の機能部品要素ブロックとに分けて再編集するための設計支援システムとして、前記第１および第２の機能部品要素ブロックとを含む設計対象ハードウェアの動作仕様を記憶する動作仕様記憶手段と、除外したい機能部品要素を指定する指示手段と、この指示手段によって指定された機能部品要素に関係する入出力要素を求める入出力源解析手段と、この入出力源解析手段による解析結果と前記指示手段によって指定された機能部品要素の情報を元に、前記動作仕様記憶手段に保持された動作仕様に対し、指示手段によって指定された機能部品要素からなるブロックの動作仕様と該機能部品要素を除いたブロックの動作仕様とに分割した場合での両ブロック間での授受する必要のあるすべての信号の情報を生成するインターフェース信号生成手段と、前記動作仕様記憶手段の記憶内容から前記指示手段により指定された機能部品要素を除くと共に、前記インターフェース信号生成手段の生成した信号の情報を取り込み、前記動作仕様記憶手段の記憶内容をもとに前記指示手段によって指定された機能部品要素によるブロックの動作仕様を生成する動作仕様分割手段とを具備して構成することを特徴とするハードウェアの設計支援システム。
［代表図］
［特開平05-128203］ 設計支援装置
（書誌＋要約＋請求の範囲）
(19)【発行国】日本国特許庁（ＪＰ）
(12)【公報種別】公開特許公報（Ａ）
(11)【公開番号】特開平５−１２８２０３
(43)【公開日】平成５年（１９９３）５月２５日
(54)【発明の名称】設計支援装置
(51)【国際特許分類第５版】
G06F 15/60 360 K 7922-5L
G01R 31/28
【ＦＩ】
G01R 31/28 Z 6912-2G
【審査請求】未請求
【請求項の数】３
【全頁数】９
(21)【出願番号】特願平３−２８８３３３
(22)【出願日】平成３年（１９９１）１１月５日
(71)【出願人】
【識別番号】０００００５８２１
【氏名又は名称】松下電器産業株式会社
【住所又は居所】大阪府門真市大字門真１００６番地
(72)【発明者】
【氏名】宮阪 修二
【住所又は居所】大阪府門真市大字門真１００６番地 松下電器産業株式会社内
(74)【代理人】
【弁理士】
【氏名又は名称】小鍜治 明 （外２名）
(57)【要約】
【目的】 ハードウェア記述言語による論理記述から、自動的に集積回路の設計データを生成する処理において、論理の最適化処理を効率的に行う。
【構成】 ハードウェア記述言語による機能モデルと展開フラグとを有した論理部品モデルを用いて、設計された論理装置の構造を回路図エディタ１１に登録する。論理合成装置１２において論理部品モデル毎にプリミティブな論理素子による論理構造に変換する。その後論理展開装置１３で展開フラグがＯＮの状態である論理部品モデルのみを、論理展開し、論理圧縮装置１４で展開された論理構造のみの論理の圧縮を行う。
【特許請求の範囲】
【請求項１】 論理装置の機能あるいは構造を表現するハードウェア記述言語によって記述された論理回路の記述を、該機能あるいは構造を実現する集積回路のプリミティブな論理素子から成る論理構造に変換する論理合成装置と、集積回路のプリミティブな論理素子から成る論理構造の中から、冗長な論理構造を抽出し、該冗長な論理構造に対し論理の最適化を行う論理圧縮装置とを備えた、論理回路の設計支援装置にして、論理装置の機能あるいは構造を表現するハードウェア記述言語で、特定の機能あるいは構造を実現するように記述された機能モデルと、上記機能モデルを記述した機能あるいは構造の記述から上記論理合成装置を用いて変換されたプリミティブな論理素子から成る論理構造を、上記論理圧縮装置において、論理回路の最適化の対象とするか否かを示す、展開フラグとを有した、論理部品モデルを要素とする、部品ライブラリと、上記部品ライブラリから取り出した論理部品モデルの接続関係によって、設計された論理回路の構造を規定し登録する、回路図エディタと、上記、回路図エディタに登録された各論理部品モデル毎の、機能モデルに記述された機能あるいは構造の記述を、プリミティブな論理素子から成る論理構造に変換し、上記機能モデルを、該変換されたプリミティブな論理素子から成る、論理構造モデルに置き換える論理合成装置と、上記、回路図エディタに登録された各論理部品モデル間の接続関係の中で、各論理部品モデル毎の展開フラグを検査し、論理回路の最適化の処理において、論理回路の最適化の対象とする論理部品モデルの場合は、該論理部品モデルを、上記論理構造モデルで表わされる論理構造に展開し、そうでない場合は、該論理部品モデルを、そのまま保持する、論理展開装置と、上記論理展開装置によって展開された、プリミティブな論理素子群の論理構造の中から、冗長な論理構造を抽出し、該冗長な論理構造に対し論理の最適化を行う論理圧縮装置とを有した設計支援装置。
【請求項２】 論理回路の中から、冗長な論理構造を抽出し、該冗長な論理構造に対し論理の最適化を行う論理圧縮装置を備えた設計支援装置にして、集積回路を構成するプリミティブな論理素子から成る論理構造で、特定の機能を実現するように構成された論理構造モデルと、該論理構造モデルで規定されたプリミティブな論理素子から成る論理構造を、論理回路の最適化の処理において、論理回路の最適化の対象とするか否かを示す、展開フラグとを有した、論理部品モデルを要素とする、部品ライブラリと、上記部品ライブラリから取り出した論理部品モデルの接続関係によって、設計された論理回路の構造を規定し登録する、回路図エディタと、上記、回路図エディタに登録された各論理部品モデル間の接続関係の中で、各論理部品モデルに対して該論理部品モデルの展開フラグを検査し、論理回路の最適化の処理において、論理回路の最適化の対象とする論理部品モデルの場合は、該論理部品モデルを、上記論理構造モデルによって表わされる論理構造に展開し、そうでない場合は、該論理部品モデルをそのまま保持する、論理展開装置と、上記論理展開装置によって展開された、プリミティブな論理素子群の論理構造の中から、冗長な論理構造を抽出し、該冗長な論理構造に対し論理の最適化を行う論理圧縮装置とを有した設計支援装置。
【請求項３】 ハードウェア記述言語は、論理装置の機能あるいは構造を字句によって表現するテキスト言語であるか、論理装置の機能あるいは構造を図的に表現する図的言語であるか、上記テキスト言語及び図的言語を混合して論理装置の機能あるいは構造を表現する言語であるかの何れかであることを特徴とする請求項１または請求項２記載の設計支援装置。
［代表図］
［特開平05-159011］ 設計支援装置
（書誌＋要約＋請求の範囲）
(19)【発行国】日本国特許庁（ＪＰ）
(12)【公報種別】公開特許公報（Ａ）
(11)【公開番号】特開平５−１５９０１１
(43)【公開日】平成５年（１９９３）６月２５日
(54)【発明の名称】設計支援装置
(51)【国際特許分類第５版】
G06F 15/60 360 D 7922-5L
G01R 31/28
【ＦＩ】
G01R 31/28 F 6912-2G
【審査請求】未請求
【請求項の数】４
【全頁数】１９
(21)【出願番号】特願平３−３１９４６３
(22)【出願日】平成３年（１９９１）１２月４日
(71)【出願人】
【識別番号】０００００５８２１
【氏名又は名称】松下電器産業株式会社
【住所又は居所】大阪府門真市大字門真１００６番地
(72)【発明者】
【氏名】宮阪 修二
【住所又は居所】大阪府門真市大字門真１００６番地 松下電器産業株式会社内
(74)【代理人】
【弁理士】
【氏名又は名称】森本 義弘
(57)【要約】
【目的】 論理装置の設計データを入力し、この論理装置のシミュレーションを行った後、集積回路化するところの設計データのみを自動的に抽出し、集積回路を製造する。
【構成】 論理構造モデルを内蔵した論理部品モデルと、機能モデルを内蔵した論理部品モデルとによって、設計された論理装置の構造を回路図エディタ12に登録する。シミュレーションモデル抽出装置13で各論理部品モデル毎の機能モデルあるいは論理構造モデルを抽出し、シミュレーション装置14でシミュレーションする。一方、論理構造モデルを有した論理部品モデルのみを論理展開装置15でプリミティブな論理素子に展開し、その他の論理部品モデルは、入出力ポート付加装置16で入出力ポートに置き換える。集積回路製造装置17でプリミティブな論理素子による論理回路を製造する。
【特許請求の範囲】
【請求項１】 シミュレーション装置を用いて、設計された論理装置が正しく動作するか否かを確認し、この設計された論理装置の一部あるいは全部を専用の集積回路でハードウェア化するような、論理装置の設計手法を支援する設計支援装置であって、少なくとも、集積回路を構成するプリミティブな論理素子から成る論理構造で、特定の機能を実現するように構成された論理構造モデルを内蔵した論理部品モデルを要素とする第１の部品ライブラリーと、論理装置の機能を表現するハードウェア記述言語で、特定の機能を記述した機能モデルを内蔵した論理部品モデルを要素とする第２の部品ライブラリーと、上記第１の部品ライブラリーおよび第２の部品ライブラリーから取り出した論理部品モデルの接続情報によって、設計された論理装置の構造を規定し登録する回路図エディタと、上記回路図エディタに登録された論理部品モデルとこの論理部品モデル間の接続情報から、各論理部品モデル毎の機能モデルあるいは論理構造モデルとその接続情報とから成るシミュレーションモデルを抽出するシミュレーションモデル抽出装置と、上記シミュレーションモデルを入力し、上記設計された論理装置の機能をシミュレーションするシミュレーション装置と、上記回路図エディタに規定された各論理部品モデルの接続情報の中で、その論理部品モデルが論理構造モデルを有した論理部品モデルであれば、この論理部品モデルを上記論理構造モデルによって表わされるプリミティブな論理素子による論理構造に置き換える論理展開装置と、上記論理展開装置によって展開されなかった論理部品モデルを削除し、この論理部品モデルの入力ピンの存在した位置に、当該入力ピンが論理構造に置き換えられた論理部品モデルの出力ピンに接続していた場合、回路外部に信号を送出する出力ポートを接続し、上記論理部品モデルの出力ピンの存在した位置に、当該出力ピンが論理構造に置き換えられた論理部品モデルの入力ピンに接続していた場合、回路外部から信号を挿入する入力ポートを接続する入出力ポート付加装置と、上記論理展開装置と上記入出力ポート付加装置とによって生成された、集積回路を構成するプリミティブな論理素子群の接続情報を入力し、この入力されたプリミティブな論理素子群の接続情報から集積回路を製造する集積回路製造装置とを備えた設計支援装置。
【請求項２】 第１の部品ライブラリーは、少なくとも、集積回路を構成するプリミティブな論理素子から成る論理構造で、特定の機能を実現するように構成された論理構造モデルと、論理装置の機能を表現するハードウェア記述言語で、上記論理構造モデルで表される機能と同等の機能を記述した機能モデルとを内蔵した論理部品モデルを要素とする部品ライブラリーであり、シミュレーションモデル抽出装置は、各論理部品モデル毎の機能モデルと、その接続情報とから成るシミュレーションモデルを抽出することを特徴とする請求項１記載の設計支援装置。
【請求項３】 第１の部品ライブラリーは、少なくとも、集積回路を構成するプリミティブな論理素子から成る論理構造で、特定の機能を実現するように構成された論理構造モデルと、論理装置の機能を表現するハードウェア記述言語で上記論理構造モデルで表される機能と同等の機能を記述した機能モデルとを内蔵した論理部品モデルを要素とする部品ライブラリーであり、シミュレーションモデル抽出装置において、機能モデルと論理構造モデルと両方を有している論理部品モデルに対し、機能モデルを抽出するか、論理構造モデルを抽出するかをあらかじめ任意に規定できるシミュレーションモデル抽出方法規定装置を備え、上記シミュレーションモデル抽出装置は、このシミュレーションモデル抽出方法規定装置の規定に基づいて、各論理部品モデル毎の機能モデルあるいは論理構造モデルと、その接続情報とから成るシミュレーションモデルを抽出することを特徴とする請求項１記載の設計支援装置。
【請求項４】 論理展開装置と入出力ポート付加装置とによって生成された集積回路を構成するプリミティブな論理素子群の接続情報から、冗長な論理構造を抽出し、この冗長な論理構造に対し論理の最適化を行う論理圧縮装置を備えた請求項１記載の設計支援装置。
［代表図］
［特開平05-159012］ 設計支援装置
（書誌＋要約＋請求の範囲）
(19)【発行国】日本国特許庁（ＪＰ）
(12)【公報種別】公開特許公報（Ａ）
(11)【公開番号】特開平５−１５９０１１
(43)【公開日】平成５年（１９９３）６月２５日
(54)【発明の名称】設計支援装置
(51)【国際特許分類第５版】
G06F 15/60 360 D 7922-5L
G01R 31/28
【ＦＩ】
G01R 31/28 F 6912-2G
【審査請求】未請求
【請求項の数】４
【全頁数】１９
(21)【出願番号】特願平３−３１９４６３
(22)【出願日】平成３年（１９９１）１２月４日
(71)【出願人】
【識別番号】０００００５８２１
【氏名又は名称】松下電器産業株式会社
【住所又は居所】大阪府門真市大字門真１００６番地
(72)【発明者】
【氏名】宮阪 修二
【住所又は居所】大阪府門真市大字門真１００６番地 松下電器産業株式会社内
(74)【代理人】
【弁理士】
【氏名又は名称】森本 義弘
(57)【要約】
【目的】 論理装置の設計データを入力し、この論理装置のシミュレーションを行った後、集積回路化するところの設計データのみを自動的に抽出し、集積回路を製造する。
【構成】 論理構造モデルを内蔵した論理部品モデルと、機能モデルを内蔵した論理部品モデルとによって、設計された論理装置の構造を回路図エディタ12に登録する。シミュレーションモデル抽出装置13で各論理部品モデル毎の機能モデルあるいは論理構造モデルを抽出し、シミュレーション装置14でシミュレーションする。一方、論理構造モデルを有した論理部品モデルのみを論理展開装置15でプリミティブな論理素子に展開し、その他の論理部品モデルは、入出力ポート付加装置16で入出力ポートに置き換える。集積回路製造装置17でプリミティブな論理素子による論理回路を製造する。
【特許請求の範囲】
【請求項１】 シミュレーション装置を用いて、設計された論理装置が正しく動作するか否かを確認し、この設計された論理装置の一部あるいは全部を専用の集積回路でハードウェア化するような、論理装置の設計手法を支援する設計支援装置であって、少なくとも、集積回路を構成するプリミティブな論理素子から成る論理構造で、特定の機能を実現するように構成された論理構造モデルを内蔵した論理部品モデルを要素とする第１の部品ライブラリーと、論理装置の機能を表現するハードウェア記述言語で、特定の機能を記述した機能モデルを内蔵した論理部品モデルを要素とする第２の部品ライブラリーと、上記第１の部品ライブラリーおよび第２の部品ライブラリーから取り出した論理部品モデルの接続情報によって、設計された論理装置の構造を規定し登録する回路図エディタと、上記回路図エディタに登録された論理部品モデルとこの論理部品モデル間の接続情報から、各論理部品モデル毎の機能モデルあるいは論理構造モデルとその接続情報とから成るシミュレーションモデルを抽出するシミュレーションモデル抽出装置と、上記シミュレーションモデルを入力し、上記設計された論理装置の機能をシミュレーションするシミュレーション装置と、上記回路図エディタに規定された各論理部品モデルの接続情報の中で、その論理部品モデルが論理構造モデルを有した論理部品モデルであれば、この論理部品モデルを上記論理構造モデルによって表わされるプリミティブな論理素子による論理構造に置き換える論理展開装置と、上記論理展開装置によって展開されなかった論理部品モデルを削除し、この論理部品モデルの入力ピンの存在した位置に、当該入力ピンが論理構造に置き換えられた論理部品モデルの出力ピンに接続していた場合、回路外部に信号を送出する出力ポートを接続し、上記論理部品モデルの出力ピンの存在した位置に、当該出力ピンが論理構造に置き換えられた論理部品モデルの入力ピンに接続していた場合、回路外部から信号を挿入する入力ポートを接続する入出力ポート付加装置と、上記論理展開装置と上記入出力ポート付加装置とによって生成された、集積回路を構成するプリミティブな論理素子群の接続情報を入力し、この入力されたプリミティブな論理素子群の接続情報から集積回路を製造する集積回路製造装置とを備えた設計支援装置。
【請求項２】 第１の部品ライブラリーは、少なくとも、集積回路を構成するプリミティブな論理素子から成る論理構造で、特定の機能を実現するように構成された論理構造モデルと、論理装置の機能を表現するハードウェア記述言語で、上記論理構造モデルで表される機能と同等の機能を記述した機能モデルとを内蔵した論理部品モデルを要素とする部品ライブラリーであり、シミュレーションモデル抽出装置は、各論理部品モデル毎の機能モデルと、その接続情報とから成るシミュレーションモデルを抽出することを特徴とする請求項１記載の設計支援装置。
【請求項３】 第１の部品ライブラリーは、少なくとも、集積回路を構成するプリミティブな論理素子から成る論理構造で、特定の機能を実現するように構成された論理構造モデルと、論理装置の機能を表現するハードウェア記述言語で上記論理構造モデルで表される機能と同等の機能を記述した機能モデルとを内蔵した論理部品モデルを要素とする部品ライブラリーであり、シミュレーションモデル抽出装置において、機能モデルと論理構造モデルと両方を有している論理部品モデルに対し、機能モデルを抽出するか、論理構造モデルを抽出するかをあらかじめ任意に規定できるシミュレーションモデル抽出方法規定装置を備え、上記シミュレーションモデル抽出装置は、このシミュレーションモデル抽出方法規定装置の規定に基づいて、各論理部品モデル毎の機能モデルあるいは論理構造モデルと、その接続情報とから成るシミュレーションモデルを抽出することを特徴とする請求項１記載の設計支援装置。【請求項４】
論理展開装置と入出力ポート付加装置とによって生成された集積回路を構成するプリミティブな論理素子群の接続情報から、冗長な論理構造を抽出し、この冗長な論理構造に対し論理の最適化を行う論理圧縮装置を備えた請求項１記載の設計支援装置。
［代表図］
［特開平05-197777］ 遅延シミュレーション方式
（書誌＋要約＋請求の範囲）
(19)【発行国】日本国特許庁（ＪＰ）
(12)【公報種別】公開特許公報（Ａ）
(11)【公開番号】特開平５−１９７７７７
(43)【公開日】平成５年（１９９３）８月６日
(54)【発明の名称】遅延シミュレーション方式
(51)【国際特許分類第５版】
G06F 15/60 360 D 7922-5L
【審査請求】未請求
【請求項の数】１
【全頁数】４
(21)【出願番号】特願平４−２７５１３
(22)【出願日】平成４年（１９９２）１月２０日
(71)【出願人】
【識別番号】０００００４２３７
【氏名又は名称】日本電気株式会社
【住所又は居所】東京都港区芝五丁目７番１号
(72)【発明者】
【氏名】長谷川 拓己
【住所又は居所】東京都港区芝五丁目７番１号 日本電気株式会社内
(74)【代理人】
【弁理士】
【氏名又は名称】山川 政樹
(57)【要約】
【目的】 フロアプランに基づくマクロ間の配線の遅延時間を用いて遅延シミュレーション行うことにより、遅延時間計算の精度を向上させる。
【構成】 フロアプラン作成手段２により作成されたフロアプランに基づき、マクロ間の配線の遅延時間を算出し、これを遅延時間付加手段６によりハードウェア記述言語に付加し、これをシミュレーション手段８によりシミュレーションする。
【特許請求の範囲】
【請求項１】 ハードウェア記述言語を格納するハードウェア記述格納手段と、このハードウェア記述言語に基づき、フロアプランを作成するフロアプラン作成手段と、このフロアプランを格納するフロアプラン格納手段と、前記のフロアプラン及びハードウェア記述言語よりマクロ間の配線長を求め、それに基づき、マクロ間の配線の遅延時間を求めるマクロ間遅延算出手段と、このマクロ間の配線の遅延時間を格納するマクロ間遅延格納手段と、前記ハードウェア記述言語に、このマクロ間の配線の遅延時間を付加する遅延時間付加手段と、遅延時間を付加したハードウェア記述言語を格納する遅延時間付ハードウェア記述言語格納手段と、前記遅延時間を付加したハードウェア記述言語に基づき、遅延シミュレーションを行うシミュレーション手段、とを含むことを特徴とする遅延シミュレーション方式。
［代表図］
［特開平05-225277］ 設計支援装置
（書誌＋要約＋請求の範囲）
(19)【発行国】日本国特許庁（ＪＰ）
(12)【公報種別】公開特許公報（Ａ）
(11)【公開番号】特開平５−２２５２７７
(43)【公開日】平成５年（１９９３）９月３日
(54)【発明の名称】設計支援装置
(51)【国際特許分類第５版】
G06F 15/60 360 D 7922-5L
G01R 31/28
【ＦＩ】
G01R 31/28 F 6912-2G
【審査請求】未請求
【請求項の数】４
【全頁数】１５
(21)【出願番号】特願平４−２３４９２
(22)【出願日】平成４年（１９９２）２月１０日
(71)【出願人】
【識別番号】０００００５８２１
【氏名又は名称】松下電器産業株式会社
【住所又は居所】大阪府門真市大字門真１００６番地
(72)【発明者】
【氏名】宮阪 修二
【住所又は居所】大阪府門真市大字門真１００６番地 松下電器産業株式会社内
(74)【代理人】
【弁理士】
【氏名又は名称】小鍜治 明 （外２名）
(57)【要約】
【目的】 論理装置を構成する論理部品モデル毎に、シミュレーションする際のシミュレーションモデルを選択し、その論理装置のシミュレーションを行なう。
【構成】 第１のシミュレーションモデルと変換フラグとを内臓した論理部品モデルによって、設計された論理装置の構造を回路図エディタ11に登録する。接続構造抽出装置12で、各論理部品間の接続構造を抽出する。シミュレーションモデル抽出装置13で、各論理部品モデル毎の、変換フラグを検査しＯＦＦの場合は第１のシミュレーションモデルを抽出し、ＯＮの場合は、第１のシミュレーションモデルを第２のシミュレーションモデルに変換し抽出する。シミュレーション装置14で、接続構造抽出装置12とシミュレーションモデル抽出装置13とによって抽出されたデータに基づきシミュレーションを行う。
【特許請求の範囲】
【請求項１】 機能あるいは構造によって論理部品の動作を表現した第１のシミュレーションモデルと、ＯＮ状態かＯＦＦ状態かのどちらかの状態に予め状態が設定されている変換フラグとを内臓した、論理部品モデルを要素とする部品ライブラリと、上記部品ライブラリから取り出した論理部品モデルの接続関係によって、設計された論理回路の構造を規定し登録する回路図エディタと、上記回路図エディタに登録された論理部品モデル間の接続構造を抽出する接続構造抽出装置と、上記回路図エディタに登録された論理部品モデル毎に変換フラグを検査し、該変換フラグがＯＦＦ状態であるものについては、該論理部品モデルが内臓している第１のシミュレーションモデルをそのまま抽出し、該変換フラグがＯＮ状態であるものについては、該論理部品モデルが内臓している第１のシミュレーションモデルを該シミュレーションモデルと論理的に等価な第２のシミュレーションモデルに変換し抽出するシミュレーションモデル抽出装置と、上記接続構造抽出装置によって抽出された論理部品モデル間の接続構造と、上記シミュレーションモデル抽出装置によって抽出されたシミュレーションモデル群とから論理回路のシミュレーションを行うシミュレーション装置とを備えた設計支援装置。
【請求項２】 回路図エディタに登録された論理部品モデル毎の変換フラグの状態を任意に変更する手段を有する変換フラグ切り替え装置を備えた請求項１記載の設計支援装置。
【請求項３】 機能あるいは構造によって論理部品の動作を表現した第１のシミュレーションモデルと、該第１のシミュレーションモデルと論理的に等価な第２のシミュレーションモデルと、ＯＮ状態かＯＦＦ状態かのどちらかの状態に予め状態が設定されている変換フラグとを内臓した、論理部品モデルを要素とする部品ライブラリと、上記部品ライブラリから取り出した論理部品モデルの接続関係によって、設計された論理回路の構造を規定し登録する回路図エディタと、上記回路図エディタに登録された論理部品モデル毎の変換フラグの状態を任意に変更する手段を有する変換フラグ切り替え装置と、上記回路図エディタに登録された論理部品モデル間の接続構造を抽出する接続構造抽出装置と、上記回路図エディタに登録された論理部品モデル毎に変換フラグを検査し、該変換フラグがＯＦＦ状態であるものについては、該論理部品モデルが内臓している第１のシミュレーションモデルを抽出し、変換フラグがＯＮ状態であるものについては、該論理部品モデルが内臓している第２のシミュレーションモデルを抽出するシミュレーションモデル抽出装置と、上記接続構造抽出装置によって抽出された論理部品モデル間の接続構造と、上記シミュレーションモデル抽出装置によって抽出されたシミュレーションモデル群とから論理回路のシミュレーションを行うシミュレーション装置とを備えた設計支援装置。
【請求項４】 第１のシミュレーションモデルは、論理装置の機能あるいは構造を表現するハードウェア記述言語で特定の機能あるいは構造が表現された機能モデルであり、第２のシミュレーションモデルは集積回路のプリミティブな論理素子から成る論理構造を表わした論理モデルであることを特徴とする請求項１または請求項２または請求項３のいずれかに記載の設計支援装置。
［代表図］
［特開平05-242191］ 論理回路設計支援装置
（書誌＋要約＋請求の範囲）
(19)【発行国】日本国特許庁（ＪＰ）
(12)【公報種別】公開特許公報（Ａ）
(11)【公開番号】特開平５−２４２１９１
(43)【公開日】平成５年（１９９３）９月２１日
(54)【発明の名称】論理回路設計支援装置
(51)【国際特許分類第５版】
G06F 15/60 360 K 7922-5L
【審査請求】未請求
【請求項の数】１
【全頁数】５
(21)【出願番号】特願平４−４４５９０
(22)【出願日】平成４年（１９９２）３月２日
(71)【出願人】
【識別番号】０００００３０７８
【氏名又は名称】株式会社東芝
【住所又は居所】神奈川県川崎市幸区堀川町７２番地
(72)【発明者】
【氏名】藤井 洋重
【住所又は居所】神奈川県川崎市幸区小向東芝町１ 株式会社東芝総合研究所内
(74)【代理人】
【弁理士】
【氏名又は名称】三好 保男 （外１名）
(57)【要約】
【目的】 レジスタトランスファレベルのハードウェア記述言語を用いて設計された論理回路の誤りを早期に見つけ、設計期間を短縮し、設計品質を向上させる。
【構成】 レジスタトランスファレベル記述言語を読み込み、解析し、データ転送先となる各回路要素について、データ転送元の回路要素とデータ転送条件を求めるＲＴＬ記述解析部１と、求められた情報から、データ転送先となる各回路要素ごとに、データ転送衝突エラーについてはすべてのデータ転送条件の中から選んだすべてのデータ転送条件の対について論理積を計算し、その論理積全ての論理和を計算しエラー条件とし、データ無転送エラーについてはすべてのデータ転送条件の論理和の否定を計算しエラー条件とするエラー条件計算部３と、計算結果が０か否かによって、データ転送衝突エラーまたはデータ無転送エラーが存在しないか否かを判定するエラー判定部５とから構成されている。
【特許請求の範囲】
【請求項１】 レジスタトランスファレベルのハードウェア記述言語を読み込み、解析し、データ転送先となる回路要素に対するデータ転送元の回路要素とそのデータ転送条件を求める、レジスタトランスファレベル記述解析手段と、そのレジスタトランスファレベル記述解析手段で求められたデータ転送条件について論理演算を行い、この演算結果をデータ転送時におけるエラー条件とする、エラー条件計算手段と、そのエラー条件計算手段で計算されたエラー条件の値によってデータ転送エラーが存在するか否かを判定する、エラー判定手段とを備えたことを特徴とする論理回路設計支援装置。
［代表図］
［特開平05-307586］機能シミュレーションシステム
（書誌＋要約＋請求の範囲）
(19)【発行国】日本国特許庁（ＪＰ）
(12)【公報種別】公開特許公報（Ａ）
(11)【公開番号】特開平５−３０７５８６
(43)【公開日】平成５年（１９９３）１１月１９日
(54)【発明の名称】機能シミュレーションシステム
(51)【国際特許分類第５版】
G06F 15/60 360 D 7922-5L
9/455
11/26 310 8323-5B
15/20 D 7218-5L
【ＦＩ】
G06F 9/44 310 D 9292-5B
【審査請求】未請求
【請求項の数】１
【全頁数】９
(21)【出願番号】特願平４−１１１５３９
(22)【出願日】平成４年（１９９２）４月３０日
(71)【出願人】
【識別番号】０００００３０７８
【氏名又は名称】株式会社東芝
【住所又は居所】神奈川県川崎市幸区堀川町７２番地
(72)【発明者】
【氏名】佐藤 一幸
【住所又は居所】東京都青梅市末広町２丁目９番地 株式会社東芝青梅工場内
(74)【代理人】
【弁理士】
【氏名又は名称】須山 佐一
(57)【要約】
【目的】 サイズ的、価格的、性能的に個人ユーザレベルで使用する機能シミュレータとして好適な機能シミュレーションシステムの提供を目的としている。
【構成】 ハードウェア記述言語の機能モデルをコンパイルするコンパイラ11と、コンパイルされた結果をリンクするリンカ12と、リンク後のデータ構造、シミュレーション実行に必要な各種コマンド及びテストデータをハードウェアアクセレレータ３に転送するコマンドモニタ13と、シミュレーション結果を表示する出力装置14とを有するコンピュータ１に、機能モデルのデータ構造を表形式で記憶するメモリ41〜44と、コンピュータ１より転送されたコマンド及びテストデータに基づきメモリ41〜44内の機能モデルのデータ構造を参照および更新しつつイベント・ドリブン方式でシミュレーションを実行し、その結果をコンピュータ１に転送するプロセッサ30とを有するハードウェアアクセレレータ３を接続してなる。
【特許請求の範囲】
【請求項１】 ハードウェア記述言語により記述された機能モデルをコンパイルして各種表からなるデータ構造を生成する手段と、コンパイルされた機能モデルのデータ構造をリンクする手段と、リンクされた機能モデルのデータ構造、外部より指定されたシミュレーション実行に必要な各種のコマンドおよびテストデータをそれぞれバスを通じてハードウェアアクセレレータに転送する手段と、前記ハードウェアアクセレレータより転送されたシミュレーション結果を表示する手段とを有するホストコンピュータと、前記ホストコンピュータより転送された前記機能モデルのデータ構造を表形式で記憶する記憶手段と、前記ホストコンピュータより転送された所定コマンドおよびテストデータに基づき、前記記憶手段に記憶された機能モデルのデータ構造を参照および更新しつつイベント・ドリブン方式でシミュレーションを実行し、シミュレーション結果を前記ホストコンピュータに転送する手段とを有するハードウェアアクセレレータと、を具備することを特徴とする機能シミュレーションシステム。
［代表図］
［特開平05-334386
］論理シミュレータおよび論理シミュレーション方法
（書誌＋要約＋請求の範囲）
(19)【発行国】日本国特許庁（ＪＰ）
(12)【公報種別】公開特許公報（Ａ）
(11)【公開番号】特開平５−３３４３８６
(43)【公開日】平成５年（１９９３）１２月１７日
(54)【発明の名称】論理シミュレータおよび論理シミュレーション方法
(51)【国際特許分類第５版】
G06F 15/60 360 D 7922-5L
11/26 310 8323-5B
【審査請求】未請求
【請求項の数】４
【全頁数】１２
(21)【出願番号】特願平４−１３９３９８
(22)【出願日】平成４年（１９９２）５月２９日
(71)【出願人】
【識別番号】０００００３０７８
【氏名又は名称】株式会社東芝
【住所又は居所】神奈川県川崎市幸区堀川町７２番地
(71)【出願人】
【識別番号】０００２２１０５２
【氏名又は名称】東芝コンピュータエンジニアリング株式会社
【住所又は居所】東京都青梅市新町１３８１番地１
(72)【発明者】
【氏名】穐山 哲哉
【住所又は居所】東京都青梅市末広町２丁目９番地 株式会社東芝青梅工場内
(72)【発明者】
【氏名】本明 研吾
【住所又は居所】東京都青梅市新町１３８１番地１ 東芝コンピュータエンジニアリング株式会社内
(72)【発明者】
【氏名】林 則子
【住所又は居所】東京都青梅市新町１３８１番地１ 東芝コンピュータエンジニアリング株式会社内
(72)【発明者】
【氏名】北 勝彦
【住所又は居所】東京都青梅市新町１３８１番地１ 東芝コンピュータエンジニアリング株式会社内
(72)【発明者】
【氏名】柴田 行彦
【住所又は居所】東京都青梅市新町１３８１番地１ 東芝コンピュータエンジニアリング株式会社内
(74)【代理人】
【弁理士】
【氏名又は名称】須山 佐一
(57)【要約】
【目的】 入出力関係を有して接続された複数の信号を簡単な入力操作で一意に信号値追跡指定することのできる論理シミュレータの提供を目的とする。
【構成】 回路モデル中の各信号の入出力関係を含んだ接続情報を記憶する記憶装置103 と、信号値を追跡する任意の信号名とこの信号から出力側または入力側に接続された任意の信号名を指定するためのオプション情報を入力する入力装置102
と、入力された信号名およびオプション情報に基づき記憶装置103 に記憶された接続情報を参照して、入力された信号名から出力側または入力側に接続された信号名を検索する信号接続先検索モジュール108
と、入力された信号名と検索された信号名とから信号値追跡データテーブルを作成する信号値追跡データテーブル作成モジュール109 と、シミュレーション実行時、前記テーブルに該当する信号の値を追跡結果として格納するＣＰＵ101
と、テーブルに格納された追跡結果を表示装置110 に表示する結果表示モジュール111 とを有する。
【特許請求の範囲】
【請求項１】 ハードウェア記述言語により記述された回路モデルのシミュレーションを行う論理シミュレータにおいて、前記回路モデル中のすべての信号の接続情報を記憶する記憶手段と、信号値を追跡する任意の信号名と、この信号から出力側または入力側に接続された任意の信号名を指定するためのオプション情報とを入力する入力手段と、前記入力手段より入力された信号名およびオプション情報に基づき、前記記憶手段に記憶された接続情報を参照して前記入力された信号名の信号から出力側または入力側に接続された信号名を検索する検索手段と、前記入力手段より入力された信号名および前記検索手段により検索された信号名から信号値追跡結果を格納するためのテーブルを作成する手段と、シミュレーション実行時、前記テーブルに該当する信号の値を追跡結果として格納する手段と、前記テーブルに格納された追跡結果を出力する手段とを具備することを特徴とする論理シミュレータ。
【請求項２】 ハードウェア記述言語により記述された回路モデルのシミュレーションを行う論理シミュレータにおいて、前記回路モデル中のすべての信号の接続情報を記憶する接続情報記憶手段と、前記回路モデル中の任意の信号に対して設定された期待値を記憶する期待値記憶手段と、シミュレーション実行時に求められた前記回路モデル中の各信号の値を記憶する値記憶手段と、シミュレーション実行時に求められた信号の値と前記期待値記憶手段に記憶された期待値とを比較する手段と、比較の結果、各値が不一致の場合、前記接続情報記憶手段に記憶された接続情報を参照して不一致が発生した信号から入力側に接続された信号名を求め、この信号名を基に前記値記憶手段から該当する信号の値を抽出する抽出手段と、前記抽出手段により抽出された信号の値を出力する手段とを具備することを特徴とする論理シミュレータ。
【請求項３】 ハードウェア記述言語により記述された回路モデルのシミュレーションを行う論理シミュレーション方法において、前記回路モデル中のすべての信号の接続情報を記憶手段に記憶する工程と、信号値を追跡する任意の信号名と、この信号から出力側または入力側に接続された任意の信号名を指定するためのオプション情報とを入力する工程と、入力された信号名およびオプション情報に基づき、前記記憶手段に記憶された接続情報を参照して前記入力された信号名の信号から出力側または入力側に接続された信号名を検索する工程と、入力された信号名および検索された信号名から信号値追跡結果を格納するためのテーブルを作成する工程と、シミュレーション実行時、前記テーブルに該当する信号の値を追跡結果として格納する工程と、前記テーブルに格納された追跡結果を出力する工程とを有することを特徴とする論理シミュレーション方法。
【請求項４】 ハードウェア記述言語により記述された回路モデルのシミュレーションを行う論理シミュレーション方法において、前記回路モデル中のすべての信号の接続情報を接続情報記憶手段に記憶する工程と、前記回路モデル中の任意の信号に対して設定された期待値を期待値記憶手段に記憶する工程と、シミュレーション実行時に求められた前記回路モデル中の各信号の値を値記憶手段に記憶する工程と、シミュレーション実行時に求められた信号の値と前記期待値記憶手段に記憶された期待値とを比較する工程と、比較の結果、各値が不一致の場合、前記接続情報記憶手段に記憶された接続情報を参照して不一致が発生した信号から入力側に接続された信号名を求め、この信号名を基に前記値記憶手段から該当する信号の値を抽出する工程と、抽出された信号の値を出力する工程とを有することを特徴とする論理シミュレーション方法。
［代表図］
［特開平06-083896］ 設計支援装置
（書誌＋要約＋請求の範囲）
(19)【発行国】日本国特許庁（ＪＰ）
(12)【公報種別】公開特許公報（Ａ）
(11)【公開番号】特開平６−８３８９６
(43)【公開日】平成６年（１９９４）３月２５日
(54)【発明の名称】設計支援装置
(51)【国際特許分類第５版】
G06F 15/60 360 D 7922-5L
K 7922-5L
【審査請求】未請求
【請求項の数】３
【全頁数】６
(21)【出願番号】特願平４−２３６００１
(22)【出願日】平成４年（１９９２）９月３日
(71)【出願人】
【識別番号】０００００３０７８
【氏名又は名称】株式会社東芝
【住所又は居所】神奈川県川崎市幸区堀川町７２番地
(72)【発明者】
【氏名】相原 雅己
【住所又は居所】神奈川県川崎市幸区小向東芝町１ 株式会社東芝総合研究所内
(74)【代理人】
【弁理士】
【氏名又は名称】三好 秀和 （外１名）
(57)【要約】
【構成】 ハードウェア記述言語で記載された論理回路のレジスタトランスファレベルの機能仕様２２を入力してシミュレーションを実行しながら信号の伝搬経路毎に伝搬回数や伝搬時間等の伝搬経路情報を抽出する機能シミュレーション部１１と、抽出され伝搬経路情報を蓄積する伝搬経路情報ファイル２１と、レジスタトランスファレベルの機能仕様２２と伝搬経路情報ファイル２１に蓄積されている伝搬時間を基にクリティカルパスを抽出し、抽出されたクリティカルパスの中で伝搬回数の多いパスを優先して最適化を行ないゲートレベルの機能仕様２５を生成する論理合成無１２とから構成されている。
【効果】 論理合成時にクリティカルパスの中で信号の伝搬回数の多いパスを優先して最適化を行えるため、効率良く回路を最適化でき、生成される論理回路の質も向上する。
【特許請求の範囲】
【請求項１】 ハードウェア記述言語で記述された、論理回路のレジスタトランスファレベルの機能仕様を入力してシミュレーションを実行しながら信号の伝搬経路毎に伝搬回数や伝搬時間等の伝搬経路情報を抽出する機能シミュレーション手段と、抽出され前記伝搬経路情報を蓄積する伝搬経路情報ファイルと、前記レジスタトランスファレベルの機能仕様と前記伝搬経路情報ファイルに蓄積された伝搬経路情報を入力してクリティカルパスを抽出し、抽出されたクリティカルパスの中で前記伝搬回数の多いパスを優先して最適化を行ないゲートレベルの機能仕様を生成する論理合成手段とを備えたことを特徴とする設計支援装置。
【請求項２】 ハードウェア記述言語で記述された、論理回路のビヘイビアレベルの機能仕様を入力してシミュレーションを実行しながら変数の伝搬経路毎に伝搬回数や伝搬時間等の伝搬経路情報を抽出する機能シミュレーション手段と、抽出された前記伝搬経路情報を蓄積する伝搬経路情報ファイルと、前記ビヘイビアレベルの機能仕様と前記伝搬経路情報ファイルに蓄積された伝搬経路情報を入力してクリティカルパスを抽出し、抽出されたクリティカルパスの中で伝搬回数の多いパスを優先して最適化を行ないレジスタトランスファレベルの機能仕様を生成する高位合成手段とを備えたことを特徴とする設計支援装置。
【請求項３】 前記クリティカルパスの抽出を、前記伝搬経路情報ファイルに蓄積されている伝搬時間を基に行うことを特徴とする設計支援装置。
［代表図］
［特開平06-259498］ ハードウェア設計支援システム
（書誌＋要約＋請求の範囲）
(19)【発行国】日本国特許庁（ＪＰ）
(12)【公報種別】公開特許公報（Ａ）
(11)【公開番号】特開平６−２５９４９８
(43)【公開日】平成６年（１９９４）９月１６日
(54)【発明の名称】ハードウェア設計支援システム
(51)【国際特許分類第５版】
G06F 15/60 360 K 7623-5L
【審査請求】未請求
【請求項の数】２
【出願形態】ＯＬ
【全頁数】２９
(21)【出願番号】特願平５−４６６２９
(22)【出願日】平成５年（１９９３）３月８日
(71)【出願人】
【識別番号】０００００３０７８
【氏名又は名称】株式会社東芝
【住所又は居所】神奈川県川崎市幸区堀川町７２番地
(72)【発明者】
【氏名】高橋 奈穂美
【住所又は居所】神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内
(72)【発明者】
【氏名】黒澤 雄一
【住所又は居所】神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内
(74)【代理人】
【弁理士】
【氏名又は名称】鈴江 武彦
(57)【要約】
【目的】本発明は、設計者のハードウェア記述言語による入力の負担を軽減することができ、設計能率の向上を図ることができるハードウェア設計支援システムを提供する。
【構成】設計対象のハードウェア記述プログラムを入力部１より入力すると、このハードウェア記述プログラムは記憶部３に記憶され、制御部２のプロセス抽出部２１によりハードウェア記述プログラムからプロセスが抽出され、参照信号抽出部２２により抽出されたプロセスからの参照信号が抽出され、これら抽出された参照信号を参照信号表示部４１に表示し、この表示された参照信号からセンシティビティリスト信号選択部２３で信号を選択すると、編集部２４により選択された信号のセンシティビティリストがハードウェア記述プログラムに挿入される。
【特許請求の範囲】
【請求項１】 設計対象のハードウェア記述プログラムからハードウェアの並列動作記述単位をプロセスとして抽出するプロセス抽出手段と、このプロセス抽出手段より抽出されるプロセスのうちで該プロセスの起動条件信号の候補として前記並列動作記述部分において参照されている信号を抽出する参照信号抽出手段と、この参照信号抽出手段より抽出された参照信号を表示する参照信号表示手段と、この参照信号表示手段に表示された参照信号から前記プロセスの起動条件信号を選択する信号選択手段と、この信号選択手段より選択されたプロセスの起動条件信号のリストを前記ハードウェア記述プログラムの並列動作記述部分に挿入する編集手段とを具備したことを特徴とするハードウェア設計支援システム。
【請求項２】 設計対象のハードウェア記述プログラムからハードウェアの並列動作記述単位をプロセスとして抽出するプロセス抽出手段と、このプロセス抽出手段より抽出されるプロセスのうちで該プロセスの起動条件信号の候補として前記並列動作記述部分において参照されている信号を抽出する参照信号抽出手段と、前記ハードウェア記述プログラムからハードウェアの並列動作記述を実行する起動条件信号のリストが記述される部分に書かれたセンシティビティ信号を抽出するセンシティビティ信号抽出手段と、前記参照信号抽出手段により抽出された参照信号と前記センシティビティ信号抽出手段により抽出されたセンシティビティ信号を比較する比較手段と、この比較手段の比較結果を表示する表示手段と、この表示手段に表示された比較結果から所望のセンシティビティ信号を選択する信号選択手段と、この信号選択手段より選択されたセンシティビティ信号を前記ハードウェア記述プログラムに挿入する編集手段とを具備したことを特徴とするハードウェア設計支援システム。
［特開平06-309405］デジタル回路設計支援システムおよびその方法
（書誌＋要約＋請求の範囲）
(19)【発行国】日本国特許庁（ＪＰ）
(12)【公報種別】公開特許公報（Ａ）
(11)【公開番号】特開平６−３０９４０５
(43)【公開日】平成６年（１９９４）１１月４日
(54)【発明の名称】デジタル回路設計支援システムおよびその方法
(51)【国際特許分類第５版】
G06F 15/60 360 K 7623-5L
370 K 7623-5L
【審査請求】未請求
【請求項の数】１５
【出願形態】ＯＬ
【全頁数】１９
(21)【出願番号】特願平５−９１５９９
(22)【出願日】平成５年（１９９３）４月１９日
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り １９９２年１２月２日、日本シノプシス株式会社発行の「シノプシス社ユーザーズミーティング９２」に発表
(71)【出願人】
【識別番号】０００１３６１３６
【氏名又は名称】株式会社ピーエフユー
【住所又は居所】石川県河北郡宇ノ気町字宇野気ヌ９８番地の２
(72)【発明者】
【氏名】新出 浩丈
【住所又は居所】石川県河北郡宇ノ気町字宇野気ヌ９８番地の２ 株式会社ピーエフユー内
(72)【発明者】
【氏名】杉野 一仁
【住所又は居所】石川県河北郡宇ノ気町字宇野気ヌ９８番地の２ 株式会社ピーエフユー内
(72)【発明者】
【氏名】中道 宏治
【住所又は居所】石川県河北郡宇ノ気町字宇野気ヌ９８番地の２ 株式会社ピーエフユー内
(72)【発明者】
【氏名】松原 望
【住所又は居所】石川県河北郡宇ノ気町字宇野気ヌ９８番地の２ 株式会社ピーエフユー内
(72)【発明者】
【氏名】彦野 厚志
【住所又は居所】石川県河北郡宇ノ気町字宇野気ヌ９８番地の２ 株式会社ピーエフユー内
(74)【代理人】
【弁理士】
【氏名又は名称】宇井 正一 （外４名）
(57)【要約】
【目的】 デジタル回路設計支援システムに関し複数分割したハードまたはハードとソフトを独立検証し設計時間を短縮するシステムの提供を目的とする。
【構成】 ハードのみか、ハードとファームウェアから成る所望のデジタル回路のハードウェアを設計し、コーディング入力によりテキストエディタ１５を介してデジタル回路をハードウェア記述言語で機能表現した機能モデルを記憶する機能モデル記憶部１と、機能モデルをハードウェア記述言語で構造表現した構造モデルに変換する論理合成手段２と、構造モデルを記憶する構造モデル記憶部３と、ハードウェアを成す複数のコンポーネントの各々をハードウェア記述言語で表現した言語モデルを記憶する言語モデルライブラリ記憶部４と、機能モデルと構造モデルと言語モデルからハードウェアの論理の正否を検証するハードウェア記述言語シミュレーション手段５と、から構成する。
【特許請求の範囲】
【請求項１】 ハードウェアのみから成るか、またはハードウェアとそのハードウェアを制御するファームウェアから成る所望のデジタル回路における前記ハードウェアを設計するデジタル回路設計支援システムにおいて、コーディング入力によりテキストエディタ（１５）を介して前記デジタル回路をハードウェア記述言語で機能表現した機能モデルを記憶する機能モデル記憶部（１）と、前記機能モデルを前記ハードウェア記述言語で構造表現した構造モデルに変換する論理合成手段（２）と、前記構造モデルを記憶する構造モデル記憶部（３）と、ハードウェアを成す複数のコンポーネントの各々をハードウェア記述言語で表現した言語モデルを記憶する言語モデルライブラリ記憶部（４）と、前記機能モデルと前記構造モデルと前記言語モデルから前記ハードウェアの論理が正しいか否かを検証するハードウェア記述言語シミュレーション手段（５）と、を備えることを特徴とするデジタル回路設計支援システム。
【請求項２】 ハードウェアとそのハードウェアを制御するファームウェアから成る所望のデジタル回路における前記ハードウェアを設計するデジタル回路設計支援システムにおいて、前記デジタル回路設計支援システムは、前記ファームウェア、前記デジタル回路の記憶部にロードされ所定の処理を実行するアプリケーションプログラム、または前記デジタル回路の全体または一部の論理を検証する診断プログラムの少なくとも１つからなるソフトウェアを、前記ハードウェア記述言語シミュレーション手段（５）にロードするソフトウェアプログラムコードインターフェース（１１）をさらに備えることを特徴とする請求項１に記載のデジタル回路設計支援システム。
【請求項３】 前記ハードウェア記述言語シミュレーション手段（５）は、前記機能モデルと、前記構造モデルと、前記言語モデルと、前記ソフトウェアから前記デジタル回路の前記ハードウェアと前記ソフトウェアを独立に検証することを特徴とする請求項２に記載のデジタル回路設計支援システム。
【請求項４】 前記デジタル回路設計支援システムは、前記構造モデルが入力され、前記構造モデルにより表現されるコンポーネントの寸法および配線数に基づいて前記構造モデルをプリント基板上または集積回路上に実現するレイアウトを自動的に行う自動レイアウト作成ツール（１２）をさらに備えることを特徴とする請求項３に記載のデジタル回路設計支援システム。
【請求項５】 前記デジタル回路設計支援システムは、前記構造モデルが入力され、前記構造モデルの故障を診断する故障診断ツール（１３）をさらに備えることを特徴とする請求項３に記載のデジタル回路設計支援システム。
【請求項６】 前記故障診断ツール（１３）は、前記構造モデルの故障を診断するテストパターンを自動的に生成する自動テストパターン生成ツールを備えることを特徴とする請求項５に記載のデジタル回路設計支援システム。
【請求項７】 前記デジタル回路設計支援システムは、前記構造モデルが入力され、前記構造モデルの伝送線路、遅れ時間、発熱、または電波等の物理的特性に基づいて前記構造モデルをプリント基板上または集積回路に実現したレイアウトの良否と物理的に実装した場合における前記デジタル回路の実機の信頼性の評価を検証する物理的特性診断ツール（１４）をさらに備えることを特徴とする請求項３に記載のデジタル回路設計支援システム。
【請求項８】 前記デジタル回路設計支援システムは、コーディング入力によるテキストエディタ（１５）を介して前記構造モデルを作成するコーディング作成手段、またはハードウェアを成す複数のコンポーネントの各々を固有のシンボルで表しそれらのシンボルを画面上に描画して配置し、さらにその配置したコンポーネント間の配線を画面上に描画して画像処理するブロックエディタ（１６）を介して前記構造モデルを作成するグラフィック作成手段の片方または両方をさらに備えることを特徴とする請求項３に記載のデジタル回路設計支援システム。
【請求項９】 前記デジタル回路設計支援システムは、１つのデジタル回路を複数に分割し、その分割したデジタル回路を成す構造モデルを独立に作成する手段をさらに備え、前記ハードウェア記述言語シミュレーション手段（５）は、前記構造モデルのみから成るか、前記機能モデルと前記構造モデルから成るか、または前記構造モデルのみから成る前記デジタル回路を１つのデジタル回路として論理の検証を実行することを特徴とする請求項８に記載のデジタル回路設計支援システム。
【請求項１０】 前記ハードウェア記述言語は、ＶＨＤＬであることを特徴とする請求項１乃至９の何れか１項に記載のデジタル回路設計支援システム。
【請求項１１】 ハードウェアのみから成るか、またはハードウェアとそのハードウェアを制御するファームウェアから成る所望のデジタル回路における前記ハードウェアを設計するデジタル回路設計支援システムにおいて、１つのデジタル回路を複数に分割する第１ステップと、前記分割された各々のデジタル回路から機能モデルを作成する第２ステップと、前記デジタル回路がハードウェア記述言語で機能表現した機能モデルのみで表現される機能レベル段階で、前記機能モデルとハードウェアを成す複数のコンポーネントを個々にハードウェア記述言語で表現した言語モデルとから、前記ハードウェア記述言語シミュレーション手段（５）により前記ハードウェアの論理の検証を１つのデジタル回路全体として実行する第３ステップと、前記機能モデルから前記ハードウェア記述言語で構造表現した構造モデルに変換する論理合成手段（２）、コーディング入力によるテキストエディタ（１５）を介して前記構造モデルを作成するコーディング作成手段、または前記コンポーネントの各々を固有のシンボルで表しそれらのシンボルを画面上に描画して配置し、さらにその配置したコンポーネント間の配線を画面上に描画して画像処理するブロックエディタ（１６）を介して前記構造モデルを作成するグラフィック作成手段の何れか１つの手段を用いて、前記機能モデルに対応して同一論理を有する前記構造モデルを作成して前記機能モデルに置き換える第４ステップと、前記デジタル回路が前記機能モデルと前記構造モデルが混在して表現される混在レベル段階で、前記機能モデルと前記構造モデルと前記言語モデルとから、前記ハードウェア記述言語シミュレーション手段（５）により１つのデジタル回路全体として前記分割された各々のデジタル回路における前記第４ステップの実行とは独立に前記ハードウェアの論理の検証を実行する第５ステップと、前記デジタル回路が前記構造モデルのみで表現される構造レベル段階で、前記構造モデルと前記言語モデルとから、前記ハードウェア記述言語シミュレーション手段（５）により前記ハードウェアの論理の検証を１つのデジタル回路全体として実行する第６ステップと、を備えることを特徴とするデジタル回路設計支援方法。
【請求項１２】 ハードウェアのみから成るか、またはハードウェアとそのハードウェアを制御するファームウェアから成る所望のデジタル回路における前記ハードウェアを設計するデジタル回路設計支援システムにおいて、前記ファームウェア、前記デジタル回路の記憶部にロードされ所定の処理を実行するアプリケーションプログラム、または前記デジタル回路の全体または一部の論理を検証する診断プログラムの内少なくとも１つからなるソフトウェアを、前記ソフトウェアプログラムコードインターフェース（１１）を介して前記ハードウェア記述言語シミュレーション手段（５）にダウンロードする第１ステップと、前記デジタル回路がハードウェア記述言語で機能表現した機能モデルのみで表現される機能レベル段階で、前記機能モデルとハードウェアを成す複数のコンポーネントを個々にハードウェア記述言語で表現した言語モデルと前記ソフトウェアとから、前記ハードウェア記述言語シミュレーション手段（５）により１つのデジタル回路全体として前記ハードウェアの論理の検証を実行し、前記ハードウェアの論理の検証とは独立に前記ソフトウェアの論理の検証を実行する第２ステップと、前記機能モデルから前記ハードウェア記述言語で構造表現した構造モデルに変換する論理合成手段（２）、コーディング入力によるテキストエディタ（１５）を介して前記構造モデルを作成するコーディング作成手段、または前記コンポーネントの各々を固有のシンボルで表しそれらのシンボルを画面上に描画して配置し、さらにその配置したコンポーネント間の配線を画面上に描画する画像処理するブロックエディタ（１６）を介して前記構造モデルを作成するグラフィック作成手段の何れか１つの手段を用いて前記構造モデルを作成する第３ステップと、前記デジタル回路が前記機能モデルと前記構造モデルが混在して表現される混在レベル段階で、前記機能モデルと前記構造モデルと前記言語モデルと前記ソフトウェアとから、前記ハードウェア記述言語シミュレーション手段（５）により１つのデジタル回路全体として前記ハードウェアの論理の検証を実行し、前記ハードウェアの論理の検証とは独立に前記ソフトウェアの論理の検証を実行する第４ステップと、前記デジタル回路が前記構造モデルのみで表現される構造レベル段階で、前記構造モデルと前記言語モデルと前記ソフトウェアとから、前記ハードウェア記述言語シミュレーション手段（５）により１つのデジタル回路全体として前記ハードウェアの論理の検証を実行し、前記ハードウェアの論理の検証とは独立に前記ソフトウェアの論理の検証を実行する第５ステップと、を備えることを特徴とするデジタル回路設計支援方法。
【請求項１３】 ハードウェアとそのハードウェアを制御するファームウェアから成る所望のデジタル回路における前記ハードウェアを設計するデジタル回路設計支援システムにおいて、前記デジタル回路をハードウェア記述言語の機能表現した機能モデルを作成する第１ステップと、前記機能モデルの作成完了後、前記機能モデルを前記ハードウェア記述言語シミュレーション手段（５）により論理の検証を実行し、前記論理の検証を待たずに前記機能モデルから構造モデルへの置き換えを同時に実行する第２ステップと、前記論理の検証を実行中または終了後であって、前記機能モデルを全て前記構造モデルに置き換え終了後の前記デジタル回路に基づいて、自動レイアウト作成ツール（１２）により、前記構造モデルが表現するコンポーネントの寸法および配線数に基づいて前記構造モデルをプリント基板上または集積回路上に実現するレイアウトの自動的作成と前記デジタル回路の論理の検証を独立に実行する第３ステップと、を備えることを特徴とするデジタル回路設計支援方法。
【請求項１４】 前記第３ステップは、前記論理の検証を実行中または終了後であって、前記機能モデルを全て前記構造モデルに置き換え終了後の前記デジタル回路に基づいて、自動テストパターンツールと故障診断ツール（１３）により、前記構造モデルの故障を診断するテストパターンの自動的生成と前記構造モデルの故障の診断と、前記デジタル回路の論理の検証を独立に実行することを特徴とする請求項１３に記載のデジタル回路設計支援方法。
【請求項１５】 前記第３ステップは、前記論理の検証を実行中または終了後であって、前記機能モデルを全て前記構造モデルに置き換え終了後の前記デジタル回路に基づいて、物理的特性診断ツール（１４）により、前記構造モデルの伝送線路、遅れ時間、発熱、または電波等の物理的特性に基づいて前記構造モデルをプリント基板上または集積回路上に実現したレイアウトの良否と物理的に実装した場合における前記デジタル回路の実機の信頼性の評価の検証と、前記デジタル回路の論理の検証を独立に実行することを特徴とする請求項１３に記載のデジタル回路設計支援方法。
［代表図］
［特開平06-348776］論理シミュレーション装置
（書誌＋要約＋請求の範囲）
(19)【発行国】日本国特許庁（ＪＰ）
(12)【公報種別】公開特許公報（Ａ）
(11)【公開番号】特開平６−３４８７７６
(43)【公開日】平成６年（１９９４）１２月２２日
(54)【発明の名称】論理シミュレーション装置
(51)【国際特許分類第５版】
G06F 15/60 360 D 7623-5L
11/26 310
【審査請求】未請求
【請求項の数】５
【出願形態】ＯＬ
【全頁数】６６
(21)【出願番号】特願平５−１３６１２３
(22)【出願日】平成５年（１９９３）６月７日
(71)【出願人】
【識別番号】０００００３０７８
【氏名又は名称】株式会社東芝
【住所又は居所】神奈川県川崎市幸区堀川町７２番地
(72)【発明者】
【氏名】黒澤 雄一
【住所又は居所】神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内
(72)【発明者】
【氏名】開發 貴久
【住所又は居所】神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内
(72)【発明者】
【氏名】酒井 浩
【住所又は居所】神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内
(74)【代理人】
【弁理士】
【氏名又は名称】鈴江 武彦
(57)【要約】
【目的】 ハードウェア記述言語による回路記述を基にする論理シミュレーション装置において、シミュレーション速度がより高速化され、シミュレーションに必要な記憶領域が削減された論理シミュレーション装置を提供すること。
【構成】 記憶装置と、与えられた部分回路情報を基にシミュレーション対象の全体回路を構成する回路ブロックや信号の情報を含むシミュレーションに必要な情報を所定のフォーマットで前記記憶装置上に作成する作成手段と、この情報を用いて全体回路の動作シミュレーションをするためのシミュレーション実行手段とを備えた論理シミュレーション装置において、記憶装置は第１記憶部と第２記憶部を含み、作成手段は作成すべき情報のうちシミュレーション実行過程においてその内容が変化しない定数データを第１記憶部上に作成し、シミュレーション実行過程においてその内容が変化する変数データを第２記憶部上に作成する。
【特許請求の範囲】
【請求項１】記憶装置と、外部から与えられた部分回路情報を基にして、シミュレーション対象となる全体回路を構成する複数の回路ブロックや信号に関する情報を含む当該シミュレーションに必要な情報を、所定のフォーマットで前記記憶装置上に作成する作成手段と、この情報を用いて当該全体回路の動作のシミュレーションを実行するためのシミュレーション実行手段とを備えた論理シミュレーション装置において、前記記憶装置は、第１の記憶部および第２の記憶部を含み、前記作成手段は、前記作成すべき情報のうち、シミュレーション実行過程においてその内容が変化しない定数値である情報を前記第１の記憶部上に作成し、シミュレーション実行過程においてその内容が変化する変数値である情報を前記第２の記憶部上に作成することを特徴とする論理シミュレーション装置。
【請求項２】イベントの内容およびその発生時刻に関する情報を含むイベント情報を当該発生時刻に基づいてタイムホイール手段の所定の記憶位置に登録し、このタイムホイール手段を探索して得られるイベント発生スケジュールに従って、対象となる回路のシミュレーションを進める論理シミュレーション装置において、前記タイムホイール手段は、シミュレーションを開始してからのシミュレーション上のある経過時刻とその時刻から所定の時間経過した時刻との間の期間に発生する１つあるいは複数のイベントについて、当該期間内において当該イベントが発生する時刻順に当該イベントに関連するイベント情報を登録するためのリスト構造を有するイベント情報記憶手段であって、互いに異なる前記期間ごとに設けられるイベント情報記憶手段と、一対一にリンクされる前記イベント情報記憶手段へのポインタを含む所定のデータをそれぞれが保持する複数のエントリからなる配列記憶手段であって、対応する前記期間が早い時刻を含む順番に並べられたエントリからなる配列記憶手段とを備えたことを特徴とする論理シミュレーション装置。
【請求項３】イベントの内容およびその発生時刻に関する情報を含む複数のイベント情報を当該発生時刻に基づいた所定の結合関係を持って記憶し、次に発生すべきイベントに関するイベント情報を前記所定の結合関係に基づいて当該発生時刻順に探索していくイベント管理手段を用いて、対象となる回路のシミュレーションを進める論理シミュレーション装置であって、複数の前記イベント情報の間に与える前記結合関係の異なる複数のイベント管理手段と、外部から与えられた当該シミュレーションの対象となる回路に関する情報の中から、そこで定義されている複数のディレイ値を検出するディレイ情報検出手段と、この検出された複数のディレイ値に基づいて、前記イベント管理手段のうちからいずれか１つを選択するイベント管理手段選択手段と、この選択されたイベント管理手段を使用して対象となる回路のシミュレーションを実行するシミュレーション実行手段とを備えたことを特徴とする論理シミュレーション装置。
【請求項４】外部から与えられたシミュレーションの対象となる回路に関する情報を基に、会話デバッグ機能を有する第１のシミュレーションプログラムまたは当該第１のシミュレーションプログラムよりも高速に実行できる会話デバッグ機能を有しない第２のシミュレーションプログラムを用いて、当該回路の動作のシミュレーションを実行する論理シミュレーション装置において、所定のシミュレーションプログラムを用いてシミュレーションを実行するためのシミュレーション実行手段と、前記シミュレーション実行手段による当該第１のシミュレーションプログラムを用いたシミュレーションに切り替えるべきシミュレーション上の経過時刻Ｔを指示するための指示手段と、当該第２のシミュレーションプログラムを用いてシミュレーションを開始させるための開始制御手段と、前記時刻Ｔに達した時点で、前記シミュレーション実行部によるシミュレーションを中断させるための停止制御手段と、前記停止手段によるシミュレーションの中断の発生に応答して、前記シミュレーション実行部に前記経過時刻Ｔから当該第１のシミュレーションプログラムを用いてシミュレーションを再開させるための再開制御手段とを備えることを特徴とする論理シミュレーション装置。
【請求項５】外部から与えられたシミュレーションの対象となる回路に関する情報を基に、互いに異なる実行速度および異なるコンパイル時間を有する２以上のシミュレーションプログラムのうちから選択されたものを用いて、その回路の動作のシミュレーションを実行するための論理シミュレーション装置において、所定の前記シミュレーションプログラムをコンパイルして実行可能にし、その後この実行可能したシミュレーションプログラムを用いてシミュレーションを実行するための２以上のシミュレーション実行手段であって、それぞが互いに異なるシミュレーションプログラムを用いるシミュレーション実行手段と、前記それぞれのシミュレーション実行手段にコンパイルを開始させるための第１の開始制御手段と、前記コンパイルが終了した前記シミュレーション実行手段を検出するための検出手段と、前記検出手段により最も早く検出された前記シミュレーション実行手段に、その実行可能となったシミュレーションプログラムを用いてシミュレーションを開始させるための第２の開始制御手段と、前記検出手段により新たに検出された前記シミュレーション実行手段が、その時点でシミュレーションを実行中のシミュレーション実行手段よりも早い実行速度でシミュレーションを実行できるかを評価し、実行できると評価された場合には新たに検出された前記シミュレーション実行手段を選択するための評価選択手段と、前記評価選択手段によって新たに検出された前記シミュレーション実行手段が選択された場合に、前記シミュレーションを実行中のシミュレーション実行手段に当該実行中のシミュレーションを中断させるための停止制御手段と、前記停止手段によるシミュレーションの中断に応答して、当該中断されたシミュレーションの中断時刻と同一の時刻から、前記新たに選択されたシミュレーション実行手段にその実行可能となったシミュレーションプログラムを用いてシミュレーションを再開させるための再開手段とを備えることを特徴とする論理シミュレーション装置。
［代表図］
［特開平07-036852］シミュレーションシステム
（書誌＋要約＋請求の範囲）
(19)【発行国】日本国特許庁（ＪＰ）
(12)【公報種別】公開特許公報（Ａ）
(11)【公開番号】特開平７−３６８５２
(43)【公開日】平成７年（１９９５）２月７日
(54)【発明の名称】シミュレーションシステム
(51)【国際特許分類第６版】
G06F 17/00
【ＦＩ】
G06F 15/20 D 8724-5L
【審査請求】未請求
【請求項の数】４
【出願形態】ＯＬ
【全頁数】１８
(21)【出願番号】特願平５−１８２４６５
(22)【出願日】平成５年（１９９３）７月２３日
(71)【出願人】
【識別番号】０００００５１０８
【氏名又は名称】株式会社日立製作所
【住所又は居所】東京都千代田区神田駿河台四丁目６番地
(72)【発明者】
【氏名】坪島 麻子
【住所又は居所】東京都国分寺市東恋ケ窪１丁目２８０番地 株式会社日立製作所中央研究所内
(72)【発明者】
【氏名】黒川 洋
【住所又は居所】東京都国分寺市東恋ケ窪１丁目２８０番地 株式会社日立製作所中央研究所内
(74)【代理人】
【弁理士】
【氏名又は名称】小川 勝男
(57)【要約】
【目的】複数モデルのシミュレーションを同時実行可能とし、実行過程における複数モデルの詳細な動作の観察および比較を可能にする。
【構成】複数のモデル機能記述ファイル１０３，１０５、および、複数モデルのシミュレーション過程表示を制御するシミュレーション過程制御手段１０１からの入力を受け、複数モデルのシミュレーションを同時実行し、シミュレーション解析データを生成するシミュレーション実行手段１１１と、複数モデルのシミュレーション解析データからシミュレーション実行結果を生成するシミュレーション結果処理手段１１５と、複数モデルのシミュレーション過程を表示するシミュレーションモデル表示手段１１３を備える。
【効果】複数モデルの差異の把握が容易になる。
【特許請求の範囲】
【請求項１】初期値を含む入力用データを保持する入力データファイルと、ハードウェアの動作がハードウェア記述言語によって記述され、前記入力用データが同一である複数のモデル機能記述ファイルと、シミュレーション終了時刻やシミュレーションする複数のモデル機能記述ファイル名指定ならびにモデルシミュレーション解析データの計算処理指定を含むシミュレーションを実行するための各種制御データを保持するシミュレーション制御記述ファイルと、利用者からの指示により、シミュレーション開始指定，シミュレーション中断条件，シミュレーション再開指定等のシミュレーションを制御するためのデータ入力、および、シミュレーション時間軸を遡ったシミュレーションモデル状態表示を行う際の指定等のデータ入力を行うシミュレーション過程制御手段と、前記シミュレーション過程制御手段と前記入力データファイルと前記シミュレーション制御記述ファイルと複数の前記モデル機能記述ファイルからの入力を受け、複数モデルについてシミュレーションを実行し、複数のモデルシミュレーション解析データを生成するシミュレーション実行手段と、シミュレーション実行過程において、シミュレーション実行手段により生成されるモデルシミュレーション解析データに対し、シミュレーション制御記述ファイルからのデータに従って各種計算処理を行い、この計算結果とモデルシミュレーション解析データから、シミュレーション時刻と信号名ならびに信号値をモデルシミュレーション実行結果として生成し、モデルシミュレーション実行結果リストを出力するシミュレーション結果処理手段と、複数モデルについて、シミュレーション結果処理手段により生成されるシミュレーション実行結果からの入力を受け、シミュレーション過程制御手段からのデータに従って、シミュレーション実行過程において表示装置に対し逐次表示を行い、また、シミュレーション中断時あるいはシミュレーション終了時にシミュレーション時間軸での任意の時間まで遡ってシミュレーションモデル状態表示を行うシミュレーションモデル表示手段とを有することを特徴とするシミュレーションシステム。
【請求項２】シミュレーション制御記述ファイルが、その内容として、複数モデルの単位時間分のシミュレーションを順次実行し、全モデルの単位時間分のシミュレーションが終了すると、次時刻のシミュレーションを実行することを繰り返す同時シミュレーションモード指定を保持する場合は、シミュレーション実行手段が、特許請求の範囲第１項記載のシミュレーション過程制御手段と入力データファイルと複数のモデル機能記述ファイルと前記シミュレーション制御記述ファイルからの入力を受け、複数モデルの単位時間分のシミュレーションを順次実行し、全モデルの単位時間分のシミュレーションが終了すると、次時刻のシミュレーションを実行することを繰り返し、複数のモデルシミュレーション解析データを生成するものであることを特徴とする請求項１記載のシミュレーションシステム。
【請求項３】シミュレーション制御記述ファイルが、その内容として、条件成立まで複数モデルのシミュレーションを単独に実行させる単独シミュレーション中断条件および単独モード指定を保持する場合は、シミュレーション実行手段が、特許請求の範囲第１項記載のシミュレーション過程制御手段と入力データファイルと複数のモデル機能記述ファイルと前記シミュレーション制御記述ファイルからの入力を受け、複数モデルを一つずつ単独シミュレーション中断条件が成立するまでモデルシミュレーション解析データを生成しながら実行し、全モデルについて、単独シミュレーション中断条件が成立すると、全モデルのシミュレーションを中断するものであることを特徴とする請求項１記載のシミュレーションシステム。
【請求項４】ハードウェアの動作がハードウェア記述言語によって記述され、入力用データが同一である複数モデルに共通したモデル機能記述を取り出した共通部分モデル機能記述ファイルと、モデル機能記述から前記共通部分モデル機能記述を除いた複数のモデル機能記述ファイルをシミュレーション実行手段への入力とし、シミュレーション制御記述ファイルが、その内容として、共通部分モデルの単位時間分のシミュレーション後、モデル共通部分を除いた複数モデルの単位時間分シミュレーションを順次実行し、全モデルの単位時間分のシミュレーションが終了すると、次時刻のシミュレーションを実行することを繰り返す共通シミュレーションモード指定を保持する場合は、シミュレーション実行手段が、請求項１記載のシミュレーション過程制御手段と入力データファイルと前記共通部分モデル機能記述ファイルとモデル機能記述から共通部分モデル機能記述を除いた複数のモデル機能記述ファイルと前記シミュレーション制御記述ファイルからの入力を受け、共通部分モデルの単位時間分のシミュレーションを行い、共通部分モデルのモデルシミュレーション解析データを生成し、共通部分モデルのモデルシミュレーション解析データを使ってモデル共通部分を除いた複数モデルの単位時間分シミュレーションを順次実行し、全モデルの単位時間分のシミュレーションが終了すると、次時刻のシミュレーションを実行することを繰り返し、共通部分モデルとモデル共通部分を除いた複数モデルのモデルシミュレーション解析データを生成するものであり、シミュレーション結果処理手段が、シミュレーション実行過程において、シミュレーション実行手段により生成される共通部分モデルとモデル共通部分を除いたモデルのモデルシミュレーション解析データに対し、シミュレーション制御記述ファイルからのデータに従って各種計算処理を行い、この計算結果とモデルシミュレーション解析データから、シミュレーション時刻と信号名ならびに信号値をモデルシミュレーション実行結果として生成し、モデルシミュレーション実行結果リストを出力するものであることを特徴とする請求項１記載のシミュレーションシステム。
［代表図］
［特開平07-175837］ 論理合成ノウハウマッピング方式
（書誌＋要約＋請求の範囲）
(19)【発行国】日本国特許庁（ＪＰ）
(12)【公報種別】公開特許公報（Ａ）
(11)【公開番号】特開平７−１７５８３７
(43)【公開日】平成７年（１９９５）７月１４日
(54)【発明の名称】論理合成ノウハウマッピング方式
(51)【国際特許分類第６版】
G06F 17/50
【ＦＩ】
G06F 15/60 360 K 7623-5L
【審査請求】未請求
【請求項の数】２
【出願形態】ＯＬ
【全頁数】４
(21)【出願番号】特願平５−３２１６２３
(22)【出願日】平成５年（１９９３）１２月２１日
(71)【出願人】
【識別番号】０００００４２３７
【氏名又は名称】日本電気株式会社
【住所又は居所】東京都港区芝五丁目７番１号
(71)【出願人】
【識別番号】０００２３２２５４
【氏名又は名称】日本電気通信システム株式会社
【住所又は居所】東京都港区三田１丁目４番２８号
(72)【発明者】
【氏名】池上 公夫
【住所又は居所】東京都港区芝五丁目７番１号 日本電気株式会社内
(72)【発明者】
【氏名】古井 勁
【住所又は居所】東京都港区三田一丁目４番２８号 日本電気通信システム株式会社内
(74)【代理人】
【弁理士】
【氏名又は名称】京本 直樹 （外２名）
(57)【要約】
【目的】論理合成前のＶＨＤＬ記述によって合成後に生成される回路の品質改善および生産性の向上。
【構成】入出力装置１と、ＶＨＤＬデータを格納するＶＨＤＬファイル４と、論理合成結果で確証されたＶＨＤＬ記述スタイルのノウハウ手法情報を登録するノウハウライブラリ５と、ノウハウライブラリ５によってＶＨＤＬ記述スタイルのマッピングを行うノウハウマッピング部２１を有する演算処理部２と、データ記憶装置３とを備え、論理合成前におけるマッピングによりＶＨＤＬ記述スタイルの修正にノウハウ修得を必要とする熟練知識から解放し、合成後に生成される回路の品質と生産性の向上を確保する。
【特許請求の範囲】
【請求項１】 ハードウェア記述言語のＶＨＤＬによる論理合成前のハードウェア記述段階において、前記ＶＨＤＬの論理合成結果で確証されたＶＨＤＬ記述スタイルのノウハウ手法情報と前記ＶＨＤＬによる論理合成に特有の技術的制約条件とを登録したノウハウライブラリによって前記ＶＨＤＬの記述スタイルをマッピングすることを特徴とする論理合成ノウハウマッピング方式。
【請求項２】 前記ＶＨＤＬの論理合成結果で確証されたＶＨＤＬ記述スタイルのノウハウ手法情報を利用順に段階的に登録することを特徴とする請求項１記載の論理合成ノウハウマッピング方式。
［代表図］
［特開平07-182398］ハードウエア機能設計支援装置
（書誌＋要約＋請求の範囲）
(19)【発行国】日本国特許庁（ＪＰ）
(12)【公報種別】公開特許公報（Ａ）
(11)【公開番号】特開平７−１８２３９８
(43)【公開日】平成７年（１９９５）７月２１日
(54)【発明の名称】ハードウエア機能設計支援装置
(51)【国際特許分類第６版】
G06F 17/50
【ＦＩ】
G06F 15/60 360 A 7623-5L
360 D 7623-5L
【審査請求】未請求
【請求項の数】３
【出願形態】ＯＬ
【全頁数】９
(21)【出願番号】特願平５−３２３８０８
(22)【出願日】平成５年（１９９３）１２月２２日
(71)【出願人】
【識別番号】０００００６７４７
【氏名又は名称】株式会社リコー
【住所又は居所】東京都大田区中馬込１丁目３番６号
(72)【発明者】
【氏名】山田 孝光
【住所又は居所】東京都大田区中馬込１丁目３番６号 株式会社リコー内
(74)【代理人】
【弁理士】
【氏名又は名称】青山 葆 （外２名）
(57)【要約】
【目的】 ハードウエア記述言語にて実行されるシミュレーションがいずれの状態遷移図におけるいずれの段階を実行中であるかを状態遷移図内で指示可能としたハードウエア機能設計支援装置を提供する。
【構成】 状態遷移図における内部状態に予め２進数を割り当てる２進数割り当て手段１０７と、状態遷移図からハードウエア記述言語を送出するハードウエア設計データ出力手段１０８と、上記ハードウエア記述言語を入力としたシミュレーション実行中における上記内部状態の値の変化を監視する内部状態監視手段１２０と、上記内部状態の値の変化を検出する毎に状態遷移図において実行中の内部状態を表示するシミュレーション状況表示手段１１８とを備えた。
【特許請求の範囲】
【請求項１】 データ入力手段を使った対話的操作によって表示手段上で状態遷移図を作成、編集する状態遷移図編集手段と、上記状態遷移図編集手段で編集した状態遷移図の図面情報を記憶する第一記憶手段と、作成編集された状態遷移図を内部状態並びに入力に対する出力と次状態とを定義した状態遷移テーブルに変換する状態遷移テーブル作成手段と、上記状態遷移図中の上記入力、上記出力及び上記内部状態のそれぞれに対して２進数を割り当てる２進数割り当て手段と、上記状態遷移図中の上記入力、上記出力及び上記内部状態のそれぞれを上記２進数割り当て手段で割り当てた２進数の桁数分のビット幅を持った外部入力信号、外部出力信号及び内部レジスタとして扱い、さらに非同期に初期状態を決定するリセット信号と、当該内部レジスタを制御するクロック信号とを付加し、上記状態遷移テーブル作成手段で作成した状態遷移テーブルに従って内部状態が遷移する様な順序回路の動作を、ハードウェア記述言語の形式で出力する機能設計データ出力手段と、を備えたハードウェア機能設計支援装置において、上記ハードウェア機能設計データ出力手段で状態遷移図中の上記内部状態を内部レジスタに割り当てたときの当該内部レジスタ名を記憶する第二記憶手段と、上記状態遷移図中のすべての内部状態名に上記２進数割り当て手段で割り当てた２進数の値を対応させた状態コードテーブルを作成する状態コードテーブル作成手段と、上記機能設計データ出力手段から出力したハードウェア機能設計データと、別途作成したテストベクタとを入力とする機能シミュレータを起動するシミュレータ機動手段と、上記機能シミュレータに対し、シミュレーション実行中の任意の時点で、上記第二記憶手段で記憶した内部レジスタの値とそのときのシミュレーション時刻とを報告するように要求するシミュレーション状況報告要求手段と、上記機能シミュレータからの報告より、上記内部レジスタの値とシミュレーション時刻とを取り込むシミュレーション状況取り込み手段と、上記シミュレーション状況取り込み手段で得たシミュレーション時刻を記憶する第三記憶手段と、上記シミュレーション状況取り込み手段で得た内部レジスタ値と上記状態コードテーブルとを参照して現在の内部状態を判別する内部状態判別手段と、上記内部状態判別手段で判別した内部状態名を記憶する第四記憶手段と、上記表示手段上に、上記第一記憶手段に記憶する状態遷移図と上記第三記憶手段に記憶しているシミュレーション時刻とを表示するための領域を確保し、それぞれの領域に上記第四記憶手段に記憶する内部状態を他の表示と異ならせて表示した当該状態遷移図と第三記憶手段に記憶しているシミュレーション時刻とを表示するシミュレーション状況表示手段と、機能シミュレータに接続して、シミュレーション実行中の上記第二記憶手段に記憶した内部レジスタの値の変化を監視する内部状態監視手段と、上記内部状態監視手段で内部レジスタの値の変化を感知する度に上記シミュレーション状況報告要求手段、シミュレーション状況取り込み手段、第三記憶手段、内部状態判別手段、第四記憶手段、及びシミュレーション状況表示手段のそれぞれの動作が逐次実行される様に各手段を制御するシミュレーション制御部と、を備えることを特徴とするハードウェア機能設計支援装置。
【請求項２】 上記機能設計データ出力手段にて付加する上記クロック信号の信号名を記憶する第五記憶手段を備え、上記内部状態監視手段は、上記第五記憶手段で記憶したクロック信号に該当する信号の値の変化を監視するように機能し、上記シミュレーション制御手段は、上記内部レジスタに代えて上記クロック信号の変化を感知する度に上記シミュレーション状況報告要求手段、シミュレーション状況取り込み手段、第三記憶手段、内部状態判別手段、第四記憶手段、及びシミュレーション状況表示手段のそれぞれの動作が逐次実行される様に各手段を制御する、請求項１記載のハードウェア機能設計支援装置。
【請求項３】 機能シミュレータに対して、シミュレーションの実行を一時停止するよう要求するシミュレーション一時停止要求手段と、機能シミュレータに対して、一時停止したシミュレーションを再開するよう要求するシミュレーション再開要求手段と、データ入力手段を使った対話的操作によってシミュレーションの一時停止要求と再開要求を受け付けるコマンド受け付け手段と、上記コマンド受け付け手段において一時停止要求を受けた場合に、上記シミュレーション一時停止要求手段、シミュレーション状況報告要求手段、シミュレーション状況取り込み手段、第二記憶手段、内部状態判別手段、第三記憶手段、及びシミュレーション状況表示手段のそれぞれの動作が行われるように各手段を制御し、上記コマンド受け付け手段で再開要求を受けた場合に、上記シミュレーション再開要求手段の動作が行われるように制御を行うシミュレーション制御手段と、を備えた、請求項２又は３記載のハードウェア機能設計支援装置。
